記憶體電壓差別的問題，透過圖書和論文來找解法和答案更準確安心。 我們找到下列懶人包和總整理

使用低位寬數值及低功耗記憶體進行神經網路運算

為了解決記憶體電壓差別的問題，作者王祈恩 這樣論述：

隨著神經網路技術的成熟，可以想見未來多數的晶片中都將有神經網路之架構用以提升運作之效率。為了降低神經網路晶片運算的功率消耗，降低表示數值的位元數是個可行的方法。除了降低表示數值的位元數之外，也能藉由降低記憶體的功耗，對晶片整體做出優化，例如本論文中所提出的降低SRAM操作電壓或將DRAM換為PCM。然而這些優化方法會產生一個共同問題，即記憶體中硬錯誤的增加。過去曾有人提出過ECP的概念，用以更正記憶體內的硬錯誤。但傳統的ECP機制缺乏對神經網路運算特性的利用，使其在神經網路應用時缺乏效率。為了提升其效率，需要重新去檢視傳統ECP的機制，調整並進一步改良設計過往的ECP機制。本論文為降低神經網

路運算之功耗和存放在記憶體中的資料量，使用一套流程分別降低神經網路中權重 (weight)和特徵值 (feature map)的位元數，同時提出了數種優化整體系統的方法，並描述其會付出之額外成本。對於硬錯誤增加的這類額外成本，我們運用傳統ECP機制修正記憶體中的硬錯誤，並觀察其更正錯誤之效果及所能更正錯誤數量的極限。在觀察神經網路運算之特性後，我們提出了改良式神經網路ECP，與傳統ECP相比，得以使神經網路應用在較高的記憶體硬錯誤率之下，依然能保持較高之辨識準確率。

二氧化鈦之類比電阻切換效應作為電子突觸元件應用之探討

為了解決記憶體電壓差別的問題，作者黃仲嘉 這樣論述：

由於馮紐曼架構無法快速處理大量數據以符合人工智慧運算需求，因此利用金氧半場效電晶體和非揮發性記憶體作為神經元和突觸以仿造大腦神經架構提升運算速度。電阻式記憶體為作為電子突觸應用之最具潛力元件，因此本論文利用氧化鈦製作電阻式記憶體元件，探討其作為電子突觸之特性，並藉由雙層結構改善其非理想特性。第一部分以氧化鈦作為介電層製作Ni/TiOx/W結構，透過循環掃描確認其具備突觸增益與抑制特性，並由電壓電流曲線擬合確認其機制為蕭特基能障調變。經由不同脈衝波形量測元件突觸增益與抑制、長短期記憶特性與成對脈衝促進特性，並計算其非線性度、記憶時間與成對脈衝促進。第二部分添加氧化矽層製作Ni/SiOy/TiO

x/W雙層結構元件，並量測其突觸特性與探討操作機制。Ni/SiOy/TiOx/W元件相較於Ni/TiOx/W元件，抑制部分蕭特基能障改變幅度由0.824 eV~0.881 eV提升至1.02 eV~1.20 eV，而增益幅度由1.02~0.82eV提升至1.28 eV~1.02 eV，增益與抑制非線性度由10.8 %與22.5 %改善至6.7 %與19.7 %，長短期記憶皆呈現與生物特性相似，成對脈衝促進時間由0.5 s提升至0.6 s。Ni/TiOx/W元件突觸增益特性主要歸因於鎢與氧化鈦間的能障變化所致，而突觸抑制特性則為鎳與氧化鈦間能障，因此Ni/TiOx/W元件突觸抑制特性的能障變化不

佳。而Ni/SiOy/TiOx/W元件添加的氧化矽層因其自由能與氧化鈦相近可利於氧空缺累積與游離調變蕭特基能障高度，故添加氧化矽層於鎳與氧化鈦間可改善突觸特性。