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淡江大學 電機工程學系碩士班 楊維斌所指導 周思含的 具有相位對齊之高解析度脈衝寬度調變延遲鎖定迴路 （2020），提出記憶體電壓ddr4關鍵因素是什麼，來自於延遲鎖定迴路、相位內插、脈衝寬度調變、高解析度。
而第二篇論文大同大學 電機工程學系(所) 劉皆成所指導 郭峻宏的 筆記型電腦之雜訊分析與抑制 （2019），提出因為有 載台雜訊、USB3.0、吞吐量、Layout、eDP的重點而找出了 記憶體電壓ddr4的解答。
具有相位對齊之高解析度脈衝寬度調變延遲鎖定迴路
為了解決記憶體電壓ddr4 的問題，作者周思含 這樣論述：
由於現今在積體電路系統中已經廣泛的應用系統晶片設計概念，且市場對於高效能系統單晶片的需求日漸增長，為了整合更多功能，時脈合成或是倍頻基本已經成為晶片內部中不可或缺的功能之一。且至今電路系統中的時脈訊號也愈來愈快，在晶片內部的非理想效應會使相位產生誤差以及延遲，這可能會嚴重影響整個系統的效能，因此數位系統電路整合的同步性也變得相當重要。隨時傳統常見的頻率合成器時常使用鎖相迴路（Phase-Locked Loop，PLL）設計，不過延遲鎖定迴路（Delay-Locked Loop，DLL）本身的時脈抖動(Jitter)以及穩定度方面表現相比於鎖相迴路(PLL)要好。一般而言，鎖相迴路(PLL)系
統中含一電壓控制振盪器(Voltage Controlled Oscillator)，而此電路常會無法避免的抖動雜訊累積(Jitter accumulation)，而延遲鎖定迴路(DLL)中的電壓控制延 線(Voltage-Controlled Delay Line，VCDL)不會將輸入的雜訊累積在其中，進而使得鎖相迴路(PLL)之雜訊抗擾性低於延遲鎖定迴路(DLL)。且延遲鎖定迴路(DLL)之迴路濾波器僅需要一階的電容，不同於鎖相迴路(PLL)需要二階以上的複雜濾波器來使系統穩定，如若設計不當可能會導致系統不穩定甚至失鎖。所以延遲鎖定迴路(DLL)此方面不僅降低了晶片面積，其系統容易穩定，也
具有容易設計的特性。延遲鎖定迴路(DLL)已被廣泛地運用在許多需要時脈操作的電路上，如同步動態記憶體(SDRAM) 、數位信號處理器(DSP)、類比數位轉換器(ADC)等等，都可以使用延遲鎖定迴路來提供一個穩定的系統時脈，使電路可以達到預期的性能。我們在架構中包含相位偵測器(Phase Detector，PD)、充電幫浦(Charge Pump，CP)、迴路濾波器(Loop Filter，LF)以及電壓控制延遲線(VCDL)，而為了提高延遲時間的解析度，運用了相位內插的方式。在系統鎖定後，系統後方相位內插電路(Interpolator)在電壓控制延遲線(VCDL)的延遲級中不同的相位之間做內插
，來產生不同的相位，再經過控制選擇及相位比較來合成出不同的脈衝寬度的輸出，令此延遲鎖定迴路(DLL)可運用在脈衝寬度調變(PWM)，提高實用性。我們所提出的延遲鎖定迴路(DLL)架構採用台積電0.18-μm CMOS製程來實現，在工作電壓是1.8-V下，操作頻率為100-MHz，最小解析度為11.25˚，整體功耗為2.07 mW。
筆記型電腦之雜訊分析與抑制
為了解決記憶體電壓ddr4 的問題，作者郭峻宏 這樣論述：
行動無線裝置需求與日俱增，是無線通訊產業不斷創新的動力，隨著消費性電子產品流行，無線裝置小型化，要將各種不同無線通訊技術整合在一個行動裝置上是一個不可抗拒的趨勢。由於在一台筆記型電腦上有著許多雜訊干擾源，例如:中央處理器、記憶體、LCD、USB3.0、High-speed differential I/O等這些都會造成嚴重的載台雜訊，假如在設計階段沒有將這些因素考慮進去，之後會造成研發進度的落後。 本篇研究分析了筆記型電腦常見的載台雜訊源，以及建構一套診斷方法與除錯流程，藉由環形探棒近場量測來確認雜訊干擾源，且提供抑制方案來做改善，並經由驗證能夠有效提升Wi-Fi資料吞吐量，以達到更遠的傳輸
距離。