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國立雲林科技大學 電子工程系 楊博惠所指導 廖宏仁的 應用於全數位延遲鎖相迴路之自動減低盲區相位偵測電路設計 （2018），提出ddr3低電壓差別關鍵因素是什麼，來自於盲區、相位檢測、自動減低盲區。

接下來讓我們看這些論文和書籍都說些什麼吧：

除了ddr3低電壓差別，大家也想知道這些：

應用於全數位延遲鎖相迴路之自動減低盲區相位偵測電路設計

為了解決ddr3低電壓差別的問題，作者廖宏仁 這樣論述：

同步數位電路裡中央時脈到達各觸發單元的時間不同稱為時脈偏移(Clock Skew)。時脈偏移是因時脈信號路徑時間延遲問題，它會導致電路誤動作或系統不穩定。鎖相迴路(Phase-Locked Loop，PLL)與延遲鎖相迴路(Delay-Locked Loop，DLL) 則可用來解決時脈偏移問題。雖然PLL與DLL都可以解決時脈偏移問題，但相較之下PLL比DLL多了頻率合成功能，其複雜度是比較高。若只需要修正時脈相位偏移的場合，一般採用DLL即可。DLL在設計上簡單，且具有輸出低抖動等特性，其中又以全數位延遲鎖相迴路(All-Digital DLL，ADDLL)設計簡單外，能夠更容易的將設計好

的數位電路從一個製程遷徙到另一個製程。為應用在數位嵌入式系統裡，本研究主軸將是ADDLL電路設計。一般DLL的運作是先以相位偵測器(Phase Detector，PD)檢測輸入參考點與輸出點的相位關係，再經控制電路將時脈偏移修正。因此，PD對於DLL來說是電路非常重要的部分。一般PD會在DLL時脈偏移修正到微小相位差時，就檢測不出兩個時脈差別，它稱為PD的盲區(Dead-zone)，而Dead-zone大小直接的影響了DLL相位鎖定效能。直覺上可由電路模擬結果調整電晶體尺寸來獲得Dead-zone改善，但在製程、電壓、溫度等變數，它還是沒辦法保證如預期。為此，本論文提出一新型簡單PD電路架構，

它具自動減低盲區迴路。應用於全數位延遲鎖相迴路時，經模擬實作驗證，在使用CMOS 90 nm製程下，電路操作頻率為200 MHz$\sim$ 2 GHz，本論文PD能夠在電路啟動時自動減低因製程變異等因素而偏移之PD Dead-zone使DLL能夠達到低盲區鎖定且相位差鎖定在2 ps以內。關鍵字：盲區、相位檢測、自動減低盲區。

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