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國立中山大學 電機工程學系研究所 馬誠佑所指導 朱哲緯的 負偏壓應力對鐵電薄膜電晶體之突觸特性之研究 （2020），提出intel vt開啟關鍵因素是什麼，來自於鐵電薄膜電晶體、人工神經網路、突觸元件、負偏壓應力、介面陷阱能態。

而第二篇論文國立臺灣大學 機械工程學研究所 廖洺漢所指導 徐敏軒的 利用相容的簡化製程製作矽金氧半場效電晶體與三明治結構二硫化鉬緣接觸電晶體製程設計 （2016），提出因為有 二維材料、二硫化鉬、掀離製程、金屬電極、場效電晶體、三明治結構、邊角接觸、乾蝕刻、濕蝕刻、V型結構、氫氧化鉀、氮化鈦的重點而找出了 intel vt開啟的解答。

最後網站Acer 筆電：如何進入BIOS及開啟F12開機選單 | acer bios vt開啟則補充：如何開啟 Intel Virtualization Technology? | acer bios vt開啟. 是否支援 Intel VT 虛擬技術· 如何進入BIOS及開啟F12開機選單？ 為何我在開機時(Acer Logo) .

接下來讓我們看這些論文和書籍都說些什麼吧：

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本影片是微星MSI主機板如何開啟VT功能！
順便簡單如何去看CPU是否支援VT～
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負偏壓應力對鐵電薄膜電晶體之突觸特性之研究

為了解決intel vt開啟的問題，作者朱哲緯 這樣論述：

本論文著重於將鐵電材料氧化鋯鉿（HZO）沉積在多晶矽通道上的鐵電薄膜電晶體（FeTFT），並將其作為突觸元件應用在人工神經網路，研究在施加負偏壓應力（NBS）前後對於其ID-VG特性以及應用在人工神經突觸之電導值（Gd）調變特性之影響。由於施加NBS會導致元件的介面陷阱能態（Interface Trap States）增加，進而使元件的次臨界擺幅（S.S.）劣化、開啟電流（ION）下降和漏電流增加。除此之外還造成電導值在增強（Potentiation）和抑制（Depression）狀態之間的不對稱性和非線性度的增加，隨著脈衝時間（Pulse Time）的增加，其不對稱性以及非線性度的增加更為

嚴重。施加NBS還會導致Gd的調變量降低，使人工神經突觸的學習能力下降。Gd的改變主要是因為電流變化量所導致的，電流會受到S.S.的變化以及Vt的變化而改變，萃取出Vt的變化量來進行比較後可以得知施加NBS的元件由於缺陷的產生導致鐵電域釘扎（Domain Pinned），在電壓較小時難以翻轉Domain，隨著電壓的增加使得Domain逐漸Depinning並且開始翻轉，翻轉的Domain數量比起沒有施加NBS的元件還要多。最後在耐久度（Endurance）的測試中發現到未施加應力電壓的元件其電導比值（Gd ratio）隨著次數的增加而不穩定，反而施加NBS的元件能保持穩定，從S.S.的劣化程度

上來分析，未施加應力電壓的元件比起施加NBS後的元件在初始時就展現出比較好的特性，但在經過104次的Endurance循環後，其劣化程度也會比較嚴重。

利用相容的簡化製程製作矽金氧半場效電晶體與三明治結構二硫化鉬緣接觸電晶體製程設計

為了解決intel vt開啟的問題，作者徐敏軒 這樣論述：

本篇論文主要目標為針對近年熱門的二維材料(2D material)－二硫化鉬(Molybdenum disulfide, MoS2)為電晶體通道(channel)層作研究，並以同尺度且相容製程的矽電晶體作為比較與對照。二硫化鉬與金屬之間的交介面依靠著凡德瓦力(Van der waals'' force, VDWs)鍵結，又二維材料厚度非常的薄至奈米等級，不得以傳統的摻雜(Doping)方式提高半導體內載子濃度，使得其交界面有著很高的接觸電阻(Contact Resistance)存在，因此針對這個問題去做發揮討論。首先製作以同尺度相容製程的矽電晶體，透過一連串的製程包含清洗、原子層沉積(AL

D)沉積氧化鋁(Al2O3)、物理濺鍍(PVD)沉積氮化鈦(TiN)與鈦/鎳(Ti/Ni)、曝光顯影(Photo Lithography)、乾式蝕刻(dry etching)去除氮化鈦與氧化鋁、濕式蝕刻(wet etching)去除原生氧化層、離子佈值(ion implantation)…等，使用簡單且迅速的掀離製程(Lift-off process)製作部分電極，再將其取自顯微探針量測系統下量測IV電性特徵。規劃二硫化鉬電晶體上我們將著重在於邊角(edge contact)接觸，利用最主流製程穩定的化學氣相沉積法(CVD)成長大面積二硫化鉬於二氧化矽(SiO2)上，並於其上利用原子層沉積(A

LD)成長高介電常數(High-K)介電層，一方面作為保護防止水氣與二硫化鉬通道層發生反應，利用乾式蝕刻對三明治結構開口，經過一良好控制之濕式蝕刻將二硫化鉬通道層裸露，在於其上使用簡單且迅速的掀離製程(Lift-off process)，製作邊角接觸(edge contact)的V型/平面型二硫化鉬場效電晶體，再將其取自顯微探針量測系統下量測IV電性特徵。簡化的nMOSFET製程，通道長度設計為Lg= 2.5 ~ 20 um，經量測與分析後，此製程的元件於關閉狀態時擁有不錯的關閉狀態，開啟時飽和電流可達到 Id= 5~10 A/m，開關電流比(on/off ratio)可達到103~104；開

啟電壓(Vt)大約為Vg= 1.7 V；轉移電導(Gm)數值則稍差約在Gm= 4~7 S/m範圍間，可發現閘極控制的能力隨通道長度Lg增加而遞減。二次量測值與原始數據相較，開啟電壓Vt降低，飽和時Ion, sat皆約向上位移增加一個Vg, step的飽和電流值。V-channel製程上，經修正過後的製程使得表面擁有非常好的表面輪廓；於KOH濕蝕刻前先使用HF移除原生氧化層，使得裸露的矽能夠直接與KOH反應，可以獲得非常好的斜面輪廓，更能夠良好控制KOH蝕刻深度。

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