DSP的問題，透過圖書和論文來找解法和答案更準確安心。 我們找到下列懶人包和總整理

5g Multimedia Communication: Technology, Multiservices, and Deployment

為了解決DSP的問題，作者 這樣論述：

Zoran Bojkovic is full-time professor of Electrical Engineering University of Belgrade, Serbia, Life Senior Member of IEEE, full member of Engineering Academy of Serbia, member of Scientific Society of Serbia, member of Athens Institute for Education and Research ATINER. Dragorad Milovanovic has bee

n working as R&D engineer for DSP software development in digital television industry. Also, he is serving as an ICT lecturer and consultant in digital television and medicine/sports informatics for implementation standard-based solutions.Pawan Fowdur, is presently an Associate Professor at the Depa

rtment of Electrical and Electronic Engineering of the University of Mauritius. He is also a Registered Chartered Engineer of the Engineering Council of the UK, member of the Institute of Telecommunications Professionals of the UK and the IEEE.

DSP進入發燒排行的影片

以時序錯誤導向電軌調變技術實現之細緻化電壓調節及其於能耗可調數位系統之應用

為了解決DSP的問題，作者陳威仁 這樣論述：

電壓調節技術(voltage scaling)在提高數位系統的能源效益方面具有相當大的潛力。然而，其節能效益在極大程度上受制於系統中穩壓電路之性能。本論文旨在提出一種可打破此限制的基於時序錯誤導向之電源軌調變技術，並以此技術實現細緻化的電壓調節。所提出之技術只需要少數電壓檔位，即可利用電源軌抖動(supply rail voltage dithering)的方式來近似出細緻化電壓調節的效果。因此，所提出之方法可以顯著降低晶片內穩壓電路的設計開銷。由於數位式低壓降線性穩壓器(digital low-dropout regulator, DLDO)具有無縫整合：（一）穩定輸出電壓、（二）電源軌抖

動、以及（三）電源閘控(power gating)等技術之特性，因此本論文利用DLDO來實現所提出之電源軌調變技術。為了精確與快速地實現適用於不同應用場景之DLDO電路，本論文也提出一種具有快速週轉時間的DLDO設計方法，並實際以一高性能DLDO設計為例驗證其效益。實驗結果指出，使用了聯電110奈米製程所製造的DLDO測試晶片展現出3毫伏特的超低漣波、67奈秒的輕載至重載暫態響應及250奈秒的重載至輕載暫態響應。與最先進的DLDO設計相比，該DLDO具有更簡潔的硬體架構且在品質因數(figure of merit)方面展現出高度競爭力。而後，本文以一種基於DLDO的抖動電源 (dithered

power supply)來實現所提出之電源軌調變技術。為了驗證所提出技術之效益，我們使用了一個具有時序錯誤偵測與修正能力之可程式化DSP資料路徑(datapath)作為測試載體。此測試晶片以台積電65奈米低功耗製程實現，而研究結果表明，所提出之電源軌調變技術有助於回收設計階段時留下之保守設計餘裕(design margin)並提高能源效率。量測結果指出，當該DSP資料路徑被程式化為一個無限脈衝響(infinite impulse response)數位濾波器以執行低通濾波時，所提技術之節能效益最高可達30.8%。最後，本論文將所提出之電源軌調變技術應用於即時影像處理系統中並探索其先天的容錯

能力。我們利用人眼視覺可將視訊中相鄰影格及影格中鄰近畫素進行視覺積分的特性，來達到即使不須對時序錯誤進行主動偵測及修正也能維持一定視覺品質的效果。因此，藉由巧妙安排容許時序錯誤發生之位置（藉由降低操作電壓），因時序錯誤所產生的錯誤畫素即可主動被人眼濾除。 該測試晶片以聯電40奈米製程實現，其搭載了一個即時視訊縮放引擎作為測試載具。在實驗結果中，該測試晶片展現了高達35%的節能效益，並能在不需對時序錯誤做出任何修正、且不須更動資料路徑架構的狀況下，仍能維持良好的主觀視覺感受。在五分制的平均主觀意見分數(mean opinion score)評量中，各類型的畫面皆達4分以上。而在客觀評量方面，峰值

信號雜訊比(peak signal-to-noise ratio)皆高於30分貝。

工程聲學(第八版)

為了解決DSP的問題，作者白明憲  這樣論述：

　　「聲學」是指聲音的科學，泛指一切有關聲音的學問，本書作者有感於現今的社會裡聲學的應用重要性與日俱增，學術界與產業界對聲學相關課程需求日殷，但國內中文的聲學教材卻非常稀少，因此將自己十餘年的教學與研究經驗及課堂上的講義編著成書，希望對國內聲學教育盡綿薄之力。本書主旨在：1.提供學者及業界聲學的入門中文教材。2.建立初學者對聲學理論廣泛的基本觀念。3.介紹與聲學相關的各種應用。4.介紹主動式噪音控制的新科技。讀者在讀完本書後可輕鬆地建立對聲學的理論架構何實務基礎。 本書特色 　　1. 提供學界及業界聲學的入門中文教材。 　　2. 建立初學者對聲學理論的基本概念。 　　3

. 介紹與聲學相關的各種應用。 　　4. 介紹主動式噪音控制的新技巧。 　　5. 使讀者輕鬆地建立對聲學的理論架構和實務基礎入門。

具有五階前饋式等化器之四階振幅脈衝八位元數位類比轉換器之112-Gb/s傳送機於四十奈米CMOS製程

為了解決DSP的問題，作者林江瑋 這樣論述：

本論文提出之112-Gb/s 四階脈衝振幅調變傳送機，整體架構採用數位轉類比式設計，其優點透過調整數位電路的運算，能靈活地更改訊號的調變模式(本論文設計包含不歸零模式及四階脈衝振幅調變模式)，且能設計出任意數量標記的補償功能，而此次論文之前饋式等化器設計為五個標記，來確保輸出端之補償性。傳送機詳細電路設計分為數位及類比兩部分，數位部分包含偽隨機二進位數列產生器及五標記有限脈衝響應產生器，類比部分包含64:8多工器、8:4多工器、單端轉差動轉換器、4:1多工器、電流模態驅動器、相位內插器、工作週期校正器、四相位除頻器。而本次提出之4:1多工器，有幾個特點，第一，在差動對源極端加入一顆P型電晶體

，以加速差動對電晶體關閉速度來提升頻寬，第二，使用了25%工作週期的脈衝來取樣資料的轉態點，以此降低時脈路徑上的功率消耗。傳送機採用40-nm技術製造，晶片量測時使用晶片直接封裝(Chip On Board, COB)的方式進行量測，晶片面積為0.7482 mm^2，112-Gb/s 四階脈衝振幅調變傳送機各功能皆正常運作，速度操作在最高速112-Gb/s時功耗為268-mW，電源效率為2.39 pJ/bit，而改為不歸零模式時56Gb/s時功耗為247-mW。