內存記憶體的問題，透過圖書和論文來找解法和答案更準確安心。 我們找到下列懶人包和總整理

Arduino程式教學(RFID模組篇)

為了解決內存記憶體的問題，作者曹永忠,許碩芳,許智誠,蔡英德 這樣論述：

　　本書主要是給讀者熟悉Arduino的擴充元件-RFID無線射頻模組。Arduino開發板最強大的不只是它的簡單易學的開發工具，最強大的是它豐富的周邊模組與簡單易學的模組函式庫，幾乎Maker想到的東西，都有廠商或Maker開發它的周邊模組，透過這些周邊模組，Maker可以輕易的將想要完成的東西用堆積木的方式快速建立，而且最強大的是這些周邊模組都有對應的函式庫，讓Maker不需要具有深厚的電子、電機與電路能力，就可以輕易駕御這些模組。 　　本書介紹市面上最完整、最受歡迎的RFID無線射頻模組，讓讀者可以輕鬆學會這些常用模組的使用方法，進而提升各位Maker的實力。  

內存記憶體進入發燒排行的影片

高效率可重組態用於深度學習應用之神經網路加速器

為了解決內存記憶體的問題，作者饒耿豪 這樣論述：

隨著深度學習的應用日益廣泛，深度神經網路(DNN)加速器電路變得越來越重要。本文提出一種可處理DNN系統的高效運算模組設計，所提出的設計旨在高效率地實現當今先進DNN架構中常用的關鍵神經層，包括Convol-ution、Deconvolution、Fully Connect、Pointwise以及Depthwise Convolution。我們提出的運算模組由576個乘法器和額外24個輔助乘法器組成。其中主要的576個乘法器可重構組成8組深度為8的3x3 convolution。我們將大型kernel size的convolution分解為數個3x3 convolution批次處理，也可以重

構組成24組深度為24的1x1 convolution；而deconvolution運算時重構乘法器為8組4x4 deconvolution，stride為2，深度為8。最後對於那些基於深度可分離式卷積的先進DNN架構，我們使用額外的24個乘法器和576個乘法器組成24組深度為16的pointwise運算以及24組kernel size為3x3的depthwise運算進行串接處理。除了合併pointwise以及depthwise運算外，還支援將前述的神經層運算與activation、normalization以及pooling合併，整個運算模組包含48個single-port以及24個dual

-port內存記憶體模組作為輸入和輸出緩衝區，以減少off-chip memory accesses，這使我們於各個支援的神經層運算中都能達到良好的硬體使用率。我們提出的運算模組已整合至一個完整的DNN加速器系統中，該系統可以支援最高至240 GOP/s的運算速度。因為較高的硬體使用率以及優化數據傳輸我們可以在主流的神經網路模型如YOLOv3-tiny、MobileNet等達到即時的處理速度。最後使用TSMC 40 nm CMOS的技術我們得到約1.59 〖mm〗^2的硬體面積，與文獻中的大多數相關加速器設計相比，我們的設計不僅可以有效地支持更多不同類型的神經層，於GOPs/MGE的數據上也比

其他設計高出1.7倍以上。

Arduino RFID 門禁管制機設計

為了解決內存記憶體的問題，作者曹永忠,許智誠,蔡英德 這樣論述：

　　本書針對目前學習上的盲點，希望讀者當一位產品駭客，將現有產品透過逆向工程的手法，進而了解核心控制系統之軟硬體，再透過簡單易學的Arduino單晶片與C語言，重新開發出原有產品，進而改進、加強、創新其原有產品固有思維與架構。如此一來，因為學子們進行『重新開發產品』過程之中，可以很有把握的了解自己正在進行什麼，對於學習過程之中，透過實務需求導引著開發過程，可以讓學子們對實務產出與邏輯化思考產生關連，如此可以一掃過去陰霾，更踏實的進行學習。   　　這本書以市面常見的RFID門禁管制機為主要開發標的，為了讓讀者可以更簡單讀取電子標簽(RFID Tag)，透過Mifare MF RC522 R

FID模組來讀取Mifare卡片，應用RFID卡於門禁管制上。

可自我調整架構之晶載自主學習處理器設計

為了解決內存記憶體的問題，作者陳義瑄 這樣論述：

近年來，深度學習 (deep learning) 技術的廣泛發展帶動了各領域中特製化硬體的需求。目前大部份的研究著重在加速類神經網路的推論過程 (inference)，而訓練過程 (training) 則需仰賴擁有大量資源的雲端伺服器。然而，這樣的機制對於需要隱私或通訊受限的應用則不盡合適。因此具有晶載學習 (on-chip learning) 能力的研究在邊緣運算 (edge computing) 場景中被廣泛需要及討論，其目標架構包含卷積神經網路(convolutional neural network)，遞歸神經網路 (recurrent neural network) 以及深度人造網

路 (deep artificial neural network)。儘管如此，先前的研究仍需針對不同應用手動調整模型架構以達到期望水準，而選擇類神經網路架構的過程常花費時間且易於出錯，也因此限制了相關硬體的實際應用。在本論文中，我們提出了一個具有自我架構能力 (self-configurable) 的自主學習處理器 (autonomous learning processor)。為了解決當前深度學習的問題，此處理器結合了神經元數量決定演算法 (neural decision algorithm) 及逐層訓練方法(layer-wise training) 來動態且有彈性地針對不同應用建立類神經

網路架構。此處理器支援晶載訓練及推論以進行自主學習，本論文中亦提出多種技術用於進行動態神經元分配，提升運算平行度以及降低記憶體成本。在本論文中，我們使用 Xilinx Virtex-7 VX458T 現場可程式化閘陣列 (FPGA) 進行驗證，當處理器運作在 200 MHz 的工作頻率下時，其使用了 101.82K 個查找表 (LUT)，47.65K 個正反器 (flip-flop) 以及 158.5 個區塊記憶體 (Block RAM)。此處理器亦使用TSMC 0.18um 製程進行實現，在 32.16mm2 的面積內包含了 640K 個邏輯閘及 67KB 內存記憶體。此晶片實現包含了 50

個神經運算單元 (neuron processing element) 的自主學習處理器，在 1.1-1.8V 的供電電壓下，本晶片可操作在最高 40 MHz 的工作頻率下以進行自主學習。根據驗證系統的量測，本處理器在 1.1v 和 20 MHz 的工作頻率下僅需要5.42uJ/輸入神經元之能量以自主建構單層類神經網路架構，使其十分適合邊緣運算場景。相較於使用高端多核處理器的軟體實現，本處理器可在更高的能源效率下達到 10 倍以上之加速效果。此處理器不同於傳統固定的類神經網路架構以及加速方法，其可以針對不同應用動態調整架構，向人工智慧之邊緣應用更向前推進一步。