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這兩本書分別來自電子工業 和清華大學所出版 。
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Xilinx Vivado數字設計權威指南:從數字邏輯、Verilog HDL、嵌入式系統到圖像處理
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為了解決vivado下載教學 的問題,作者何賓 這樣論述:
本書以Xilinx公司的Vivado 2018集成開發環境作為複雜數字系統設計的平台,以基礎的數字邏輯和數字電路知識為起點,以Xilinx 7系列可編程邏輯器件和Verilog HDL為載體,詳細介紹了數字系統中基本邏輯單元RTL描述方法。在此基礎上,實現了複雜數字系統設計、數模混合系統設計和基於Cortex-M1處理器軟核的片上嵌入式系統設計。全書共10章,內容主要包括數字邏輯基礎、數字邏輯電路、可編程邏輯器件原理、Vivado集成開發環境設計流程、Verilog HDL語言規範、基本數字邏輯單元Verilog HDL描述、複雜數字系統設計和實現、數模混合系統設計、片上嵌入式系統的構建和實現
,以及圖像採集、處理系統的構建和實現。本書適合於需要系統掌握Verilog HDL和Vivado集成開發環境基本設計流程的初學者,同時也適用於需要掌握ARM嵌入式系統軟體和硬體設計方法的嵌入式開發工程師。 何賓 知名的嵌入式和EDA技術專家,長期從事電子設計自動化方面的教學和科研工作,與全球多家知名的半導體廠商和EDA工具廠商密切合作。已經出版電子資訊方面的著作共50餘部,內容涵蓋電路模擬、電路設計、FPGA、數位信號處理、單片機、嵌入式系統、物聯網等。 典型的代表作有《類比電子系統設計指南(基礎篇):從半導體、分立元件到TI積體電路的分析與實現》、《類比電子系
統設計指南(實踐篇):從半導體、分立元件到TI積體電路的分析與實現》、《Xilinx Zynq-7000嵌入式系統設計與實現:基於ARM Cortex-A9雙核處理器和Vivado的設計方法》、《Altium Designer 17一體化設計標準教程-從模擬原理和PCB設計到單片機系統》、《STC8系列單片機開發指南:面向處理器、程式設計和作業系統的分析與應用》、《Xilinx FPGA數位信號處理系統設計指南:從HDL、Simulink到HLS的實現》、《可重構嵌入式系統設計與實現:基於Cypress PSoC4 BLE智慧互聯平臺》等。 第1章 數位邏輯基礎 1.1 數
位邏輯的發展史 1.2 SPICE模擬工具基礎 1.2.1 SPICE的分析功能 1.2.2 SPICE的分析流程 1.3開關系統 1.3.1 0和1的概念 1.3.2 開關系統的優勢 1.3.3 電晶體作為開關 1.3.4 半導體物理器件 1.3.5 半導體邏輯電路 1.3.6 邏輯電路符號 1.4 半導體數位積體電路 1.4.1 積體電路發展 1.4.2 積體電路構成 1.4.3 積體電路版圖 1.5 基本邏輯門及特性 1.5.1 基本邏輯門 1.5.2 基本邏輯門積體電路 1.5.3 邏輯門電路的傳輸特性 1.5.4 不同邏輯門的連接 1.6 邏輯代數理論 1.6.1 邏輯代數中運算關係
1.6.2 邏輯函數運算式 1.7 邏輯運算式的化簡 1.7.1 使用運算律化簡邏輯運算式 1.7.2 使用坎諾圖化簡邏輯運算式 1.7.3 不完全指定邏輯功能的化簡 1.7.4 輸入變數的坎諾圖表示 1.8 毛刺產生及消除 1.9 數位碼制表示和轉換 1.9.1 數字碼制表示 1.9.2 數位碼制轉換 第2章 數位邏輯電路 2.1 組合邏輯電路 2.1.1 編碼器 2.1.2 解碼器 2.1.3 碼轉換器 2.1.4 多路選擇器 2.1.5 數字比較器 2.1.6 加法器 2.1.7 減法器 2.1.8 加法器/減法器 2.1.9 乘法器 2.2 時序邏輯電路 2.2.1 時序邏輯電路類
型 2.2.2 時序邏輯電路特點 2.2.3 基本SR鎖存器 2.2.4 同步SR鎖存器 2.2.5 D鎖存器 2.2.6 D觸發器 2.2.7 其他觸發器 2.2.8 普通寄存器 2.2.9 移位暫存器 2.3 記憶體 2.3.1記憶體的分類 2.3.2記憶體工作原理 2.3.3易失性記憶體 2.3.4非易失性記憶體 2.4有限狀態機 2.4.1有限狀態機的原理 2.4.2狀態圖表示及實現 2.4.3三位元數目器的設計與實現 第3章 可程式設計邏輯器件原理 3.1可程式設計邏輯器件發展歷史 3.2可程式設計邏輯器件工藝 3.3可程式設計邏輯器件結構 3.3.1PROM結構 3.3.2PAL
結構 3.3.3PLA結構 3.4複雜可程式設計邏輯器件結構 3.4.1功能塊 3.4.2巨集單元 3.4.3快速連接開關陣列 3.4.4輸入/輸出塊 3.5現場可程式設計閘陣列結構 3.5.1查閱資料表結構原理 3.5.2可配置的邏輯塊 3.5.3時鐘管理資源 3.5.4塊記憶體資源 3.5.5互聯資源 3.5.6DSP切片 3.5.7輸入/輸出塊 3.5.8XADC模組 3.6Xilinx 7系列FPGA產品 第4章 Vivado整合式開發環境設計流程 4.1Vivado整合式開發環境 4.2創建新的設計工程 4.3創建並添加一個新的設計檔 4.4詳細描述 4.4.1詳細描述的原理 4.
4.2詳細描述的實現過程 4.5設計行為級模擬 4.6設計綜合和分析 4.6.1綜合過程的關鍵問題 4.6.2執行設計綜合 4.6.3查看綜合報告 4.7約束檔對話方塊 4.7.1約束檔 4.7.2I/O規劃器的功能 4.7.3實現約束 4.8設計實現和分析 4.8.1設計實現原理 4.8.2設計實現及分析 4.9設計時序模擬 4.10生成並下載位元流檔 4.10.1FPGA配置原理 4.10.2生成位元流檔 4.10.3下載位元流文件 4.11生成並燒寫PROM檔 第5章 Verilog HDL規範 5.1Verilog HDL發展 5.2Verilog HDL程式結構 5.2.1模組聲明
5.2.2模組埠定義 5.2.3邏輯功能定義 5.3Verilog HDL描述方式 5.3.1行為級描述 5.3.2資料流程描述 5.3.3結構級描述 5.3.4開關級描述 5.4Verilog HDL要素 5.4.1注釋 5.4.2間隔符 5.4.3識別字 5.4.4關鍵字 5.4.5系統任務和函數 5.4.6編譯器指令 5.4.7運算子 5.4.8數字 5.4.9字串 5.4.10屬性 5.5Verilog HDL資料類型 5.5.1值的集合 5.5.2網路和變數 5.5.3向量 5.5.4強度 5.5.5隱含聲明 5.5.6網路類型 5.5.7寄存器類型 5.5.8整型、實數型、時間型
和即時時間 5.5.9陣列 5.5.10參數 5.5.11Verilog HDL名字空間 5.6Verilog HDL運算式 5.6.1操作符 5.6.2運算元 5.6.3延遲運算式 5.6.4運算式的位寬 5.6.5有符號運算式 5.6.6分配和截斷 5.7Verilog HDL分配 5.7.1連續分配 5.7.2過程分配 5.8Verilog HDL門級和開關級描述 5.8.1門和開關聲明 5.8.2邏輯門 5.8.3輸出門 5.8.4三態門 5.8.5MOS開關 5.8.6雙向傳輸開關 5.8.7CMOS開關 5.8.8pull門 5.9Verilog HDL用戶自訂原語 5.9.1UD
P定義 5.9.2組合電路UDP 5.9.3電平觸發的時序UDP 5.9.4邊沿觸發的時序UDP 5.9.5邊沿和電平觸發的混合行為 5.10Verilog HDL行為描述語句 5.10.1過程語句 5.10.2過程連續分配 5.10.3條件陳述式 5.10.4case語句 5.10.5迴圈語句 5.10.6過程時序控制 5.10.7語句塊 5.10.8結構化的過程 5.11Verilog HDL任務和函數 5.11.1任務和函數的區別 5.11.2定義和使能任務 5.11.3禁止命名的塊和任務 5.11.4聲明和調用函數 5.12Verilog HDL層次化結構 5.12.1模組和模組例化
5.12.2覆蓋模組參數值 5.12.3埠 5.12.4生成結構 5.12.5層次化的名字 5.12.6向上名字引用 5.12.7範圍規則 5.13Verilog HDL設計配置 5.13.1配置格式 5.13.2庫 5.13.3配置例子 5.14Verilog HDL指定塊 5.14.1模組路徑聲明 5.14.2為路徑分配延遲 5.14.3混合模組路徑延遲和分散式延遲 5.14.4驅動佈線邏輯 5.14.5脈衝過濾行為的控制 5.15Verilog HDL時序檢查 5.15.1使用一個穩定視窗檢查時序 5.15.2時鐘和控制信號的時序檢查 5.15.3邊沿控制識別字 5.15.4提示符:用戶
定義對時序衝突的回應 5.15.5使能帶有條件的時序檢查 5.15.6時序檢查中的向量信號 5.15.7負時序檢查 5.16Verilog HDL SDF逆向注解 5.16.1SDF注解器 5.16.2映射SDF結構到Verilog 5.16.3多個注解 5.16.4多個SDF檔 5.16.5脈衝限制注解 5.16.6SDF到Verilog延遲值映射 5.17Verilog HDL系統任務和函數 5.17.1顯示任務 5.17.2檔I/O任務和函數 5.17.3時間標度任務 5.17.4模擬控制任務 5.17.5隨機分析任務 5.17.6模擬時間函數 5.17.7轉換函數 5.17.8概率分佈
函數 5.17.9命令列輸入 5.17.10數學函數 5.18Verilog HDL的VCD文件 5.18.1Vivado創建四態VCD文件 5.18.2Verilog源創建四態VCD文件 5.18.3四態VCD檔案格式 5.19Verilog HDL編譯器指令 5.19.1`celldefine和`endcelldefine 5.19.2`default_nettype 5.19.3`define和`undef 5.19.4`ifdef、 `else、 `elsif、 `endif、 `ifndef 5.19.5`include 5.19.6`resetall 5.19.7`line 5.1
9.8`timescale 5.19.9`unconnected_drive和`nounconnected_drive 5.19.10`pragma 5.19.11`begin_keywords和`end_keyword 5.20Verilog HDL(IEEE 1364—2005)關鍵字列表 第6章 基本數位邏輯單元Verilog HDL描述 6.1組合邏輯電路Verilog HDL描述 6.1.1邏輯門Verilog HDL描述 6.1.2編碼器Verilog HDL描述 6.1.3解碼器Verilog HDL描述 6.1.4多路選擇器Verilog HDL描述 6.1.5數字比較器Ve
rilog HDL描述 6.1.6匯流排緩衝器Verilog HDL描述 6.2資料運算操作Verilog HDL描述 6.2.1加法操作Verilog HDL描述 6.2.2減法操作Verilog HDL描述 6.2.3乘法操作Verilog HDL描述 6.2.4除法操作Verilog HDL描述 6.2.5算數邏輯單位Verilog HDL描述 6.3時序邏輯電路Verilog HDL描述 6.3.1觸發器和鎖存器Verilog HDL描述 6.3.2計數器Verilog HDL描述 6.3.3移位暫存器Verilog HDL描述 6.3.4脈衝寬度調製Verilog HDL描述 6.4
記憶體Verilog HDL描述 6.4.1ROM的Verilog HDL描述 6.4.2RAM的Verilog HDL描述 6.5有限自動狀態機Verilog HDL描述 6.5.1FSM設計原理 6.5.2FSM的應用——序列檢測器的實現 6.5.3FSM的應用——交通燈的實現 6.6演算法狀態機Verilog HDL描述 6.6.1演算法狀態機原理 6.6.2ASM到Verilog HDL的轉換 第7章 複雜數位系統設計和實現 7.1設計所用外設的原理 7.1.1LED驅動原理 7.1.2開關驅動原理 7.1.37段數碼管驅動原理 7.1.4VGA顯示器原理 7.1.5通用非同步接收發
送器原理 7.2系統中各個模組的功能 7.3創建新的設計工程 7.4Verilog HDL數位系統設計流程 7.4.1創建divclk1.v文件 7.4.2創建divclk2.v文件 7.4.3創建divclk3.v文件 7.4.4創建divclk4.v文件 7.4.5創建pwm_led.v文件 7.4.6創建counter4b.v文件 7.4.7創建seg7display.v文件 7.4.8創建uart.v文件 7.4.9創建顯示處理檔 7.4.10創建top.v文件 7.5添加XDC約束 7.6設計下載和驗證 第8章 數模混合系統設計 8.1信號採集和處理的實現 8.1.1XADC模組原
理 8.1.2XADC原語 8.1.31602字元LCD模組原理 8.1.4信號採集、處理和顯示的實現 8.2信號發生器的實現 8.2.1DAC工作原理 8.2.2函數信號產生原理 8.2.3設計實現 第9章 片上嵌入式系統的構建和實現 9.1ARM AMBA規範 9.2Cortex-M1內部結構和功能 9.2.1處理器內核及寄存器組 9.2.2Cortex-M1存儲空間及映射 9.2.3系統控制寄存器 9.2.4內核記憶體介面 9.2.5嵌套向量中斷控制器 9.2.6匯流排主設備 9.2.7AHB-PPB 9.2.8調試 9.3Cortex-M1系統時鐘和重定 9.4Cortex-M1嵌入
式系統硬體設計 9.4.1建立新的嵌入式設計工程 9.4.2定制7段數碼管IP核 9.4.3定制按鍵消抖IP核 9.4.4設置IP核路徑 9.4.5連接IP構建嵌入式系統硬體 9.4.6對塊設計進行預處理 9.5Cortex-M1指令系統 9.5.1Thumb指令集 9.5.2組合語言格式 9.5.3寄存器訪問指令——MOVE 9.5.4寄存器訪問指令——LOAD 9.5.5記憶體訪問指令——STORE 9.5.6多個資料訪問指令 9.5.7堆疊訪問指令 9.5.8算數運算指令 9.5.9邏輯操
電腦組成原理與介面技術--基於MIPS架構實驗教程(第2版)
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為了解決vivado下載教學 的問題,作者左冬紅 這樣論述:
本書配合《電腦組成原理與介面技術——基於MIPS架構》一書而編寫,特點是以實驗為主,在簡要介紹基本原理的基礎上,詳細地闡述了各個實驗設計、實現等具體過程。本書實驗內容分為三部分:MIPS彙編程序設計、基於FPGA的原型電腦系統設計以及基於IP核的嵌入式電腦系統設計。本書介紹了MIPS模擬器QtSpim、Mars,Xilinx FPGA開發套件Vivado、SDK等開發工具的使用,並通過一個個具體實驗案例,幫助讀者在掌握基本原理的基礎上,動手實踐電腦軟硬體介面技術。同時,本書還在各類實驗案例基礎上設置了不同難易程度的實驗任務及思考題,可以滿足不同層次的學習需求。 左冬紅,
博士,華中科技大學湖北省智能互聯網技術重點實驗室現代網路通信技術研究室教師。主要研究領域為無線網路技術、流媒體分發技術、嵌入式家庭媒體網 關設備等。歷年承擔「微機原理與介面技術」、「數字電子技術」等課程的教學工作,多次承擔華中科技大學「微機原理與介面技術」課程相關的教學改革研究項目,並於2013年承擔了湖北省教學改革研究項目——「微處理器與介面技術課程建設」。發表與微機原理及介面技術相關的教學改革研究論文多篇。 第1篇MIPS組合語言程式設計 第1章QtSpim組合語言程式開發環境 1.1QtSpim簡介 1.2QtSpim功能表列簡介 1.2.1File菜單 1.
2.2Simulator菜單 1.2.3其餘菜單 1.3QtSpim彙編、偵錯工具示例 1.3.1QtSpim使用者程式入口 1.3.2QtSpim彙編查錯 1.3.3QtSpim查看程式存儲映射 1.3.4QtSpim調試查錯 第2章MARS組合語言程式開發環境 2.1MARS介面簡介 2.2MARS功能表列簡介 2.2.1File菜單 2.2.2Run菜單 2.2.3Settings菜單 2.3MARS彙編、偵錯工具 2.3.1組合語言來源程式編輯 2.3.2彙編器 2.3.3查看程式存儲映射 2.3.4運行程式 第3章MIPS組合語言 3.1MIPS
組合語言程式結構 3.2系統功能調用 3.3虛擬指令 3.4常用巨集組譯指令 第4章MIPS組合語言程式示例 4.1常用C語句彙編指令實現示例 4.1.1if語句 4.1.2while語句 4.1.3for語句 4.1.4switch語句 4.2副程式設計示例 4.2.1副程式結構 4.2.2遞迴副程式設計 4.3MIPS組合語言程式設計實驗任務 4.4思考題 第2篇基於FPGA的原型電腦系統設計 第5章Vivado開發工具簡介 5.1FPGA設計流程簡介 5.2EDA工具Vivado簡介 第6章單週期類MIPS微處理器實驗 6.1簡單指令集MIPS微處
理器設計 6.1.1MIPS微處理器資料通路 6.1.2MIPS微處理器控制器 6.2簡單指令集MIPS微處理器各模組實現方案 6.2.1記憶體 6.2.2寄存器檔 6.2.3運算電路 6.2.4多工器 6.2.5位寬擴展 6.2.6控制器 6.3MIPS微處理器實驗實現過程示例 6.3.1實驗環境 6.3.2創建工程 6.3.3基於IP核新建記憶體模組 6.3.4Verilog語言描述其餘模組 6.3.5模組功能模擬 6.3.6頂層模組 6.3.7RTL分析 6.3.8引腳約束 6.3.9整體模擬 6.3.10MIPS微處理器綜合 6.3.11deb
ug IP核插入 6.3.12MIPS微處理器實現 6.3.13下載程式設計及測試 6.4實驗任務 6.5思考題 第7章記憶體映射IO介面設計 7.1記憶體映射IO介面原理 7.2記憶體映射IO介面實現方案 7.3實驗示例 7.3.1實驗設備簡介 7.3.2新建項目並添加原有代碼 7.3.3新建IO介面模組Verilog代碼 7.3.4IO介面模組模擬 7.3.5IO介面模組集成 7.3.6彙編來源程式示例 7.3.7輸入/輸出設備引腳約束 7.3.8下載程式設計測試 7.4實驗任務 7.5思考題 第8章VGA介面設計 8.1VGA介面顯示原理 8.1
.1VGA介面時序 8.1.2VGA顯示控制器 8.2VGA控制器實現 8.2.1顯示記憶體 8.2.2計數器 8.2.3控制邏輯 8.2.4顯示記憶體位址產生 8.2.5視頻資料複用器 8.2.6圖元時鐘產生 8.3實驗示例 8.3.1實驗要求 8.3.2實驗板VGA介面簡介 8.3.3創建工程並添加已有設計代碼 8.3.4顯示記憶體模組 8.3.5計數器模組 8.3.6控制邏輯模組 8.3.7顯示記憶體位址產生模組 8.3.8VGA控制器模組 8.3.9圖元時鐘產生模組 8.3.10修改IO介面模組 8.3.11頂層模組集成 8.3.12彙編控制程
式 8.3.13整體功能模擬 8.3.14下載程式設計測試 8.4實驗任務 8.5思考題 第3篇基於IP核的嵌入式電腦系統軟硬體設計 第9章MicroBlaze嵌入式系統平臺 9.1MicroBlaze軟核微處理器 9.1.1MicroBlaze基本結構 9.1.2MicroBlaze中斷系統 9.1.3MicroBlaze匯流排結構 9.2standalone作業系統 第10章嵌入式最小系統建立流程 10.1嵌入式最小系統硬體構成 10.2最小系統硬體平臺搭建 10.3SDK Hello World程式設計 10.4下載程式設計測試 10.5實驗任務 10
.6思考題 第11章C語言資料類型 11.1C語言常見資料類型 11.2實驗示例 11.2.1C語言資料類型測試工程 11.2.2C語言資料類型程式調試 11.3實驗任務 11.4思考題 第12章程式控制並行IO介面 12.1並行輸入/輸出設備 12.2GPIO IP核工作原理 12.3平行介面電路原理框圖 12.4GPIO IP核配置 12.4.1添加GPIO IP核 12.4.2GPIO IP核屬性配置 12.4.3並行外設GPIO IP核配置示例 12.4.4GPIO API函數簡介 12.5Xilinx C IO讀寫函數 12.6實驗示例 12.6
.1實驗要求 12.6.2電路原理框圖 12.6.3硬體平臺搭建 12.6.4介面軟體發展 12.6.5IO讀寫函數程式碼 12.6.6API函數程式碼 12.6.7實驗現象 12.7實驗任務 12.8思考題 第13章中斷方式平行介面 13.1中斷系統相關IP核 13.1.1AXI INTC中斷控制器 13.1.2AXI Timer定時計數器 13.2中斷相關IP核配置 13.2.1中斷控制器配置 13.2.2GPIO IP核中斷配置 13.2.3定時計數器配置 13.3IP核API函數 13.3.1中斷控制器API函數 13.3.2定時計數器API函數
13.4中斷程式設計 13.4.1總中斷服務程式 13.4.2中斷程式構成 13.5實驗示例 13.5.1實驗要求 13.5.2硬體電路原理框圖 13.5.3硬體平臺建立 13.5.4軟體設計 13.5.5IO讀寫函數程式碼 13.5.6API函數程式碼 13.5.7實現現象 13.6實驗任務 13.7思考題 第14章並行記憶體介面 14.1並行RAM存儲晶片 14.1.1非同步SRAM存儲晶片 14.1.2DDR2 SDRAM存儲晶片 14.2記憶體介面IP核 14.2.1AXI外部存儲控制器EMC 14.2.2記憶體介面生成器IP核MIG 14.3
非同步SRAM實驗示例 14.3.1實驗要求 14.3.2電路原理框圖 14.3.3硬體平臺搭建 14.3.4SRAM記憶體讀寫測試軟體 14.3.5實驗現象 14.3.6任意指定存儲單元讀寫程式設計 14.4DDR2 SDRAM實驗示例 14.4.1實驗要求 14.4.2電路原理框圖 14.4.3硬體平臺搭建 14.4.4DDR2 SDRAM記憶體讀寫測試軟體 14.4.5實驗現象 14.4.6任意指定存儲單元讀寫程式設計 14.5實驗任務 14.6思考題 第15章序列介面 15.1串列通信協定簡介 15.1.1UART串列通信協定 15.1.2SPI串
列通信協定 15.1.3Quad SPI協議 15.2串列通信介面IP核原理 15.2.1Uartlite IP核 15.2.2Quad SPI IP核 15.3串列通信IP核配置 15.3.1Uartlite IP核配置 15.3.2Quad SPI IP核配置 15.4SPI介面外設 15.4.1DA模組 15.4.2AD模組 15.5IP核API函數 15.5.1Uartlite API函數 15.5.2Quad SPI API函數 15.6實驗示例 15.6.1UART通信 15.6.2SPI介面DA轉換 15.6.3SPI介面AD轉換 15.7實驗
任務 15.8思考題 第16章DMA技術 16.1DMA控制器簡介 16.1.1CDMA IP核基本結構 16.1.2CDMA IP核寄存器 16.1.3CDMA IP核簡單DMA傳輸流程 16.2實驗示例 16.2.1實驗要求 16.2.2硬體電路原理框圖 16.2.3硬體平臺 16.2.4記憶體到記憶體DMA傳輸控制程式 16.2.5記憶體到IO介面資料傳輸控制程式 16.2.6IO介面到記憶體DMA資料傳輸控制程式 16.2.7實驗現象 16.3實驗任務 16.4思考題 第17章自訂AXI匯流排從設備介面IP核 17.1AXI匯流排從設備IP核創建流程
和代碼框架 17.1.1AXI匯流排從設備IP核創建流程 17.1.2自訂IP核代碼框架 17.2自訂AXI匯流排簡單並行IO介面IP核實驗示例 17.2.1實驗要求 17.2.2平行介面IP核設計 17.2.3平行介面IP核測試嵌入式系統 17.3自訂AXI匯流排UART序列介面IP核實驗示例 17.3.1實驗要求 17.3.2實驗條件 17.3.3UART序列介面IP核設計 17.3.4UART IP核測試嵌入式系統 17.4自訂AXI匯流排語音輸入/輸出介面IP核實驗示例 17.4.1實驗要求 17.4.2實驗條件 17.4.3PDM語音輸入IP核設計 1
7.4.4PWM語音輸出IP核設計 17.4.5語音輸入/輸出IP核測試嵌入式系統 17.5實驗任務 17.6思考題 第18章VGA顯示介面 18.1VGA介面控制器TFT IP核 18.1.1工作原理 18.1.2TFT IP核配置 18.1.3TFT IP核API函數 18.2VGA介面嵌入式系統 18.3實驗示例 18.3.1實驗要求 18.3.2硬體平臺搭建 18.3.3IO讀寫函數輸出圖形程式示例 18.3.4API函數輸出字元程式示例 18.3.5IO讀寫函數輸出圖像程式示例 18.3.6實驗現象 18.4實驗任務 18.5思考題 第19章感測
器 19.1溫度感測器ADT7420 19.1.1ADT7420結構 19.1.2ADT7420寄存器 19.1.3ADT7420寫入資料時序 19.1.4ADT7420讀取資料時序 19.1.5重定流程 19.1.6INT和CT輸出 19.2加速度感測器ADXL362 19.2.1ADXL362基本結構 19.2.2ADXL362寄存器 19.2.3ADXL362 SPI介面命令 19.2.4配置流程 19.3AXI IIC IP核 19.3.1AXI IIC IP核基本結構 19.3.2AXI IIC IP核寄存器 19.3.3資料傳輸控制流程 19.4X
ADC IP核 19.4.1XADC IP核基本結構 19.4.2XADC IP核寄存器 19.4.3外部類比信號輸入電路 19.5溫度和加速度測量實驗示例 19.5.1實驗要求 19.5.2電路原理框圖 19.5.3硬體平臺搭建 19.5.4IO讀寫函數溫度監測程式示例 19.5.5IO讀寫函數加速度監測程式示例 19.5.6實驗現象 19.6XADC 4路AD轉換實驗示例 19.6.1實驗要求 19.6.2電路原理框圖 19.6.3硬體平臺搭建 19.6.4API函數XADC控制程式示例 19.6.5實驗現象 19.7實驗任務 19.8思考題 附錄
附錄ANexys4 DDR實驗板簡介 A.1Nexys4 DDR實驗板整體佈局 A.2電源模組 A.3FPGA程式設計模式 A.4記憶體 A.5100/10Mbps乙太網介面 A.6USB轉UART介面 A.7USB HID host介面 A.8VGA介面 A.9基本IO介面 A.10PMOD介面 A.11Micro SD卡插槽 A.12溫度感測器 A.13加速度感測器 A.14數位語音輸入 A.15單聲道數位語音輸出 附錄BNexys4 DDR實驗板Vivado引腳約束檔 附錄CNexys4實驗板簡介 C.1Nexys4實驗板整體佈局 C.2Nexys4
記憶體 附錄DNexys4實驗板Vivado引腳約束檔 附錄ENexys4和Nexys4 DDR實驗板描述檔安裝 附錄FNexys4 DDR實驗板外設介面電路原理圖 附錄GNexys4實驗板外設介面電路原理圖 附錄H乙太網介面Echo Server工程示例 H.1搭建具有乙太網的嵌入式系統硬體平臺 H.2TCP/IP Server常式 H.3實驗現象 附錄I實驗報告要求 附錄J實驗報告範例——MIPS組合語言程式設計
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#29.教程| Vitis/Vivado 2020.1的安装及使用_Xilinx - 手机搜狐网
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#30.Verilog 教學手冊
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#36.xilinx zynq soc 與嵌入式linux 設計實戰指南| 下载论坛
Xilinx Zynq-7000嵌入式系統設計與實現:基于Arm Cortex-A9雙核處理器和Vivado ... 《Xilinx All Programmable Zynq-7000 SoC设计指南》(何宾)电子书下载、在线阅读. 於 do.lerw.ru -
#37.xilinx開發-新人首單立減十元-2021年12月|淘寶海外
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#38.Vivado從此開始高亞軍計算機vivado設計套件工具入門零基礎 ...
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#39.vivado constraint教學 - 軟體兄弟
vivado constraint教學,2019年6月24日— The Vivado Design Suite synthesis and implementation tools are timing driven. Having accurate and correct ... 於 softwarebrother.com -
#40.Xilinx ISE Design Suite 14.7 安裝與授權取得、設定教學 - iLog
取得Xilinx ISE WebPACK 免費授權. 由於安裝過程中我們有勾選「Acquire or Manage a License Key」選項(參見上一部分的Step 07),因此在 ... 於 isite.tw -
#41.請問ZYNQ有什麼比較好的教程? - GetIt01
下載 個Xilinx Docnav,裡面有全套文檔 ... ZYNQ用FPGA+ARM組成Soc整個開發流程從Vivado到SDK到LInux,知識範圍從HDL設計到Linux內核和Dirver,即將量產的MPSoc還會 ... 於 www.getit01.com -
#42.磨課師 - 5G無線通訊技術聯盟
第二單元:將介紹Simulink HDL coder、Xilinx Vivado FPGA設計套件、Zedboard硬體架構,以及常用的DSP功能單元如濾波器等。 第三單元:傳收機的設計與實作,包含若干個練習 ... 於 5gwct.nctu.edu.tw -
#43.一文讀懂,並用好Xilinx DocNav(文檔查詢利器) - 雪花新闻
DocNav(Documentation Navigator)可以看作是Xilinx的文档、视频“集装箱”, ... 在DocNav中可以快速查看文檔章節標題而無需下載該文檔。 於 www.xuehua.us -
#44.2021 Xilinx PYNQ AI/IOT hackathon
2021.10.15 置頂 2021 XILINX PYNQ AI/IOT HACKATHON 頒獎典禮On Line ... 2021.08.26 8/26 線上課程錄影檔(含image v2.6.2 更新與範例安裝教學). 於 ntnu461.pe.ntnu.edu.tw -
#45.Vivado下的模擬入門 - 程式前沿
工程和原始碼下載連結: 連結:http://pan.baidu.com/s/1gflHSdH 密碼:fpi5. 1:工程的建立:. 開啟Vivado 軟體, 並點選新建工程, New Project,並 ... 於 codertw.com -
#46.Vivado破解版下载【亲测可用】 - FPGA/ASIC资料共享
Vivado 破解版下载内含破解器。 Vivado破解版下载【亲测可用】 ,EETOP 创芯网论坛(原名:电子顶级开发网) 於 bbs.eetop.cn -
#47.《XilinxFPGA权威设计指南:基于Vivado集成开发环境》[77M ...
本篇主要提供XilinxFPGA权威设计指南:基于Vivado集成开发环境pdf下载。 ... 也可作为电子信息类专业高年级本科生和研究生的教学和科研用书,还可作为Xilinx公司Vivado ... 於 pdffree.cn -
#48.開發板XILINX 比價搜尋結果
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#49.Xilinx Vivado Design Suite 2018.1 HLx Editions 官方完整版(附 ...
本次小编带来的是赛灵思推出Vivado设计套件2018.1 HLx版本。 ... 本站下载解压,加载或者加压Xilinx Vivado Design Suite 2018.1iso包,运行里面 ... 於 www.jb51.net -
#50.Xilinx Vivado 2017.2安装教程 - 知乎专栏
1、进入网盘,下载压缩文件包。 · 2、解压下载的文件。 · 3、双击打开'Xilinx_Vivado_SDK_2017.2_0616_1'文件夹。 · 4、双击'xsetup.exe'运行安装程序。 · 5、 ... 於 zhuanlan.zhihu.com -
#51.校園授權軟體資源 - 國立臺北科技大學計算機與網路中心
Microsoft Windows, 10, 全校授權 ; Microsoft Office Professional. 2016, 2019. 全校授權 ; 華康字型, 教職員工授權 ; 無蝦米輸入法, 教職員工授權 ; National Instruments ... 於 cnc.ntut.edu.tw -
#52.开始使用Xilinx Zynq 一款可全编程系统芯片(SoC)
在下载Vivado时,确保你使用设计工具(Design Tools)栏目中的“软件开发套件(Software Development Kit)”来安装SDK。为了防止你忘了这个步骤,你也可以 ... 於 www.rs-online.com -
#53.【入门必看】Basys 3 官方社区学习资料汇总贴 - Digilent | 分享 ...
作为当前各大高校数电课堂教学首选的Xilinx FPGA开发板,Basys 3无可争议的是目前国内外最 ... Basys 3数电基础课程实验官方指导手册及工程文档 下载. 於 www.digilent.com.cn -
#54.1.3 Verilog 環境搭建 - it編輯入門教程
FPGA 開發環境有Xilinx 公司的ISE(目前已停止更新),VIVADO; ... 下載13.1 以上的quartus II 時,官網也會推薦相應版本的Modelsim,一起下載即可。 於 www.itcode123.tech -
#55.License 破解
輸入規則— 新增規則— 點選連接埠— 下一步— Xilinx Vivado软件破解方法( ... 【教學文】微軟Office 2016增強版(繁體中文下載+永久免費破解) 免責聲明: ... 於 3012202123.norprom.es -
#56.校園授權軟體服務網
校園授權的Windows 為升級版,不允許在空機安裝,也無法取得認證。 定期執行KMS 認證. KMS 認證的有效期間為180日,請定期執行以取得Windows/Office 的授權。 MATLAB ... 於 ca.nycu.edu.tw -
#57.Vivado入門與FPGA設計實例 - 博客來
本書以Xilinx公司的Vivado FPGA設計套件為軟體平台,以依元素科技有限公司的EGO1 Aritix-7實驗板卡為硬體平台,將硬體描述語言Verilog HDL與FPGA設計實例相結合,系統 ... 於 www.books.com.tw -
#58.Linux系統下VCS和Verdi的安裝教程 - 每日頭條
在之前本公眾號寫過兩篇關於工具更新對仿真調試提高效率的文章,【乾貨】推薦一款FPGA仿真調試鳥槍換炮的工具!昨天發布了一下NC+SimVision+Vivado ... 於 kknews.cc -
#59.學會Zynq(1)搭建Zynq-7000 AP SoC處理器 - IT人
注意如果你發生這種情況:Vivado中可以檢測到FPGA且正常下載程式,但一到SDK中就檢測不到FPGA,最簡單的解決方法就是開發板上不要插入帶有作業系統程式的 ... 於 iter01.com -
#60.Microsoft Word - IUP_Brochure_v1.8_Traditional_Chinese.docx
4 所需工具及內容軟體Xilinx Vivado WebPACK 微軟Visual Studio Code ... 申請您需要的教學材料- 告訴我們您的計劃我們會在48 小時內審核通過您的下載申請IUP 網站網址 ... 於 docsplayer.com -
#61.Vivado 破解版ubuntu docker - 台灣鏡頭模組廠
Ubuntu 16.04 安装vivado 2018.3 安装vivado 可以上XILINX官网去下载,这里下载太慢 ... 此文根據[ 電腦教學病毒計畫] 版本:電腦教學個人計畫網路考古資料集進度: ... 於 sertorrent.ru -
#62.ISE和Modelsim安裝破解教程 - 人人焦點
Xilinx 目前開發工具包括ISE和Vivado,. ISE® design suite 支持Spartan®-6、 Virtex®-6、和CoolRunner™ 器件,及其上一代器件系列。 於 ppfocus.com -
#63.Modelsim 教學手冊
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#64.xilinx ise 下載| 下载论坛
Xilinx ISE - 下載 · Xilinx ISE Design Suite 14.7 安裝與授權取得、設定教學iLog · Xilinx ISE 14.7下载Xilinx ISE 14.7破解版下载_附license和安装教程- 多多软件站 ... 於 gn.floraopt-market.ru -
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#66.資服處- 合法授權軟體 - 元智大學Yuan Ze University
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#70.Xilinx ISE - 維基百科,自由的百科全書
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#71.軟體申請與使用常見問題表- EDA Cloud 相關問題
電腦來使用該軟體。作授課用途可申請教學用使用者,最多可登錄50 台電腦來使用 ... G. 在「Xilinx ISE 軟體申請介面」中點取「軟體取得」,可下載該軟體安裝檔案。 於 www.tsri.org.tw -
#72.Ubuntu16.4安裝Vivado Design Suite sdx2019.1 - 有解無憂
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#74.Xilinx Vitis AI即日起開放下載人工智慧推論再加速 - EZPR
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#75.FPGA基础入门【1】Vivado官方免费版安装_qimoDIY的博客
Vivado Webpack下载. 多图预警. 目前Vivado更新到的最新版本是2018.3,就挑选这个版本作栗子吧。下面的链接是到Vivado ... 於 blog.csdn.net -
#76.用Nexys A7 學商用架構CPU設計 - 和澄科技
MIPSfpga 2.0 是MIPS 為了教學開發使用之cache和記憶體管理單元的MIPS32 ... 使用者只需要使用Xilinx Vivado 軟體把MIPSfpga 系統下載到Nexys A7上,便可依照說明步驟 ... 於 www.haleytech.com -
#77.xilinx下載相關資訊 - 哇哇3C日誌
xilinx下載,Downloads - Xilinx,Vivado, Vitis, Vitis Embedded Platform, PetaLinux, Device models. ... Download Vivado ML Edition 2021.1.1 now, with support ... 於 ez3c.tw -
#78.Xilinx 授權經銷商
Digi-Key 是可編程FPGA、SoC、MPSoC 和3D IC 領先供應商Xilinx 的授權經銷商。 ... 此指南說明如何下載並安裝Vivado® Design Suite 工具,其中含有Vivado Integrated ... 於 www.digikey.tw -
#79.Verilog 教學手冊 - Rogergrizzly
(本文以Vivado 2016.2 進行開發) bmw 電腦控制系統技術檢修手冊大全(繁體)【車界圖書】~防護資源收集于網絡或者網友分享而來,如果有侵犯你合法權益的請聯繫我們處理bmw ... 於 rogergrizzly.nl -
#80.以C語言與IP為基礎的新一代高效率設計方法 - 電子工程專輯
例如,影音動態估計演算法,在將C輸入到Vivado HLS即可能在10秒內執行10幀影音資料,而對應的RTL模型在處理同樣的10幀影音時則需約兩天的時間才能完成。 [ ... 於 www.eettaiwan.com -
#81.校園授權軟體
軟體下載平台 · Office 365 服務 · Office 2010 KMS 認證步驟 · Office 2013 KMS 認證步驟 · Office 2016、2019 KMS 認證步驟 · 為什麼無法成功安裝Office? 於 learning.site.nthu.edu.tw