歡迎來到演算法、軟體和硬體三位一體的未來世界論文書籍站
國立臺北大學 電機工程學系 林嘉洤所指導 王維碩的 四相位壓控振盪器設計與具延遲電路調整之5GHz鎖相迴路 （2021），提出prescaler中文關鍵因素是什麼，來自於壓控振盪器、鎖相迴路、延遲電路。
而第二篇論文國立臺灣科技大學 光電工程研究所 張勝良所指導 張立昕的 注入鎖定除頻器與倍頻器電路模擬 （2020），提出因為有 除頻器、倍頻器的重點而找出了 prescaler中文的解答。
四相位壓控振盪器設計與具延遲電路調整之5GHz鎖相迴路
為了解決prescaler中文 的問題，作者王維碩 這樣論述：
行動通訊技術中的收發機架構，是在整體行動通訊系統中所不可或缺的一環，為了使其中之振盪器具備更大頻寬及更佳的抗雜訊能力，故使用鎖相迴路系統的技術來實行，系統中使用的電路有相位頻率偵測器、充電幫浦、低通濾波器、壓控振盪器和除頻器，配合多輸入多輸出的大規模巨量天線(MIMO)技術，故對於晶片內部需要的控制因素增加，於此論文中嘗試在除頻器輸出至相位頻率偵測器之間加入具延遲功能之可變電容電路(Varactor Delay Element)來增加系統可調性，且於PCB版上放置兩塊晶片嘗試組合成多輸出多控制的調整目的。本論文共有兩顆各為獨立的晶片，鎖相迴路電路部分的壓控振盪器為兩相位輸出，分別為量測時工作
電壓操作在1.8V，整體晶片面積為0.984mm2，單顆晶片之消耗功率為17.1mW，輸出頻率範圍於5.3GHz~5.9GHz，當系統鎖定在5.36GHz下，VCO之相位雜訊為 -111dBc/Hz @1MHz，四相位壓控振盪器原先預計整合於鎖相迴路，因晶片面積限制，因此進行獨立佈局，其工作電壓操作在2.4V，整體晶片面積為0.85mm2，消耗功率為54mW，輸出頻率範圍區間為5.01GHz~5.55GHz，相位雜訊 -90.95dBc/Hz @1MHz。
注入鎖定除頻器與倍頻器電路模擬
為了解決prescaler中文 的問題，作者張立昕 這樣論述：
在射頻收發機裡，PLL的特性非常重要，PLL內包含了頻率相位偵測器、充電幫浦、迴路濾波器、壓控振盪器、除頻器、倍頻器，低功耗，低相位雜訊，較寬的工作頻率範圍，是除頻器和倍頻器的特性。本論文分為三個部分。第一部分，研究注入鎖定震盪器的射頻特性來做倍頻器，第二部分，研究BiCMOS注入鎖定倍頻器，BiCMOS是種新半導體技術，將雙極性電晶體和互補式金屬氧化物半導體集成到積體電路上，第三部分，研究利用除四注入鎖定除頻器混波，模擬除五注入鎖定除頻器。首先，我們呈現兩個注入鎖定除頻器和倍頻器，使用了台積電0.18微米製程，兩個注入場效電晶體的交叉耦合注入鎖定振盪器，單頻振盪器在直流偏壓為0.8V時，模
擬在注入能量0dBm時的倍頻1.5倍範圍為2.7~3.0 GHz (10.5%)，晶片面積為0.659×0.887 mm2。雙頻振盪器有兩個不重疊的鎖定頻帶，倍頻範圍為1.24~1.7 GHz 和2.86~3.5 GHz，晶片面積為0.996×0.868 mm2。再來第二個電路，我們呈現BiCMOS注入鎖定倍頻器，此倍頻器使用台積電0.18微米製程，功耗為8.56 mW調節可調式電容偏壓，頻率範圍為3.4~3.853 GHz，注入鎖定倍頻3倍範圍為1.03~1.32 GHz (24.68%)，晶片面積為0.62×0.951 mm2。最後第三個電路，探討一個使用台積電0.18微米製程之電容交叉耦
合除五注入鎖定除頻器，藉由調整MOSFET之閘極開關來取得最佳的除頻範圍，輸入四倍頻的訊號會在輸出端產生一個五倍頻的訊號，已達到混波效果，當工作電壓操作在0.8伏特，注入訊號強度為 0 dBm時，模擬得注入鎖定頻帶為11.5 ~ 13.3 GHz，除頻比例為14.5%，晶片面積為0.715 × 0.831 mm2。