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國立陽明交通大學 資訊科學與工程研究所 許騰尹所指導 王靖的 採用CUDA圖型處理器平行化改良5G軟體基地台之隨機存取通道流程 （2021），提出latency delay差異關鍵因素是什麼，來自於隨機存取通道、統一計算架構、圖型處理器、第五代行動通訊新無線標準、軟體基地台。

而第二篇論文國立中央大學 電機工程學系 鄭國興所指導 黃大祐的 具共用方塊無偏移技術之2.4 GHz類比式雙迴路校正倍頻延遲鎖相迴路 （2021），提出因為有 倍頻延遲鎖定迴路的重點而找出了 latency delay差異的解答。

最後網站抖动和延迟之间的区别 - WebRTC中文网則補充：原标题：The Difference Between Jitter and Latency ... 抖动是两个数据包延时值之间的差异。 ... 延时（delay）与延迟（latency）有何不同.

接下來讓我們看這些論文和書籍都說些什麼吧：

除了latency delay差異，大家也想知道這些：

採用CUDA圖型處理器平行化改良5G軟體基地台之隨機存取通道流程

為了解決latency delay差異的問題，作者王靖 這樣論述：

隨著5G逐漸於全球開始商轉，越來越多企業發現其中商機並相繼開發相關應用與服務，例如：無人機、物聯網、邊緣運算等，然而這些應用都需要基地台為其傳遞訊號才能正確運作，因此基地台本身的穩定與效能將是這一切的基礎。本論文即提出一改善方法以提升原基地台本身之運算效率使其能夠更穩定的提供服務。無線行動網路近年快速發展，於是有軟體化基地台（Software-defined Radio, SDR）的概念被提出並運行提供服務，此概念即透過編寫軟體程式提供傳統基地台之服務，以應付行動網路技術規格之快速發展與變遷。本論文在此基礎之上針對基地台中提供使用者註冊接入網路與使用者裝置同步服務的隨機存取通道（Random

Access Channel, RACH）流程，討論其傳統實作方法並提出一改善效率之方法與流程架構。本論文將研究使用圖型處理器（Graphics Processing Unit, GPU）加速平行RACH 流程上的運算，並修改運算流程與方法使之更適合運行於GPU。透過本論文提出的架構設計，基地台的模擬測試運算執行時間可調降至大約原本的10%～50%。本論文的架構亦提供彈性化設計，因此可一次處理多基地台接收之訊號，且由於本研究將所有運算拆開至不同運算單元上平行運算，所以即使需要處理的訊號增加，總處理時間也不會有太大的差異。藉此研究，軟體基地台運行時將能有更多閒餘的效能維持整體性之效能與穩定或是

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具共用方塊無偏移技術之2.4 GHz類比式雙迴路校正倍頻延遲鎖相迴路

為了解決latency delay差異的問題，作者黃大祐 這樣論述：

本論文提出以無除頻器與類比式為架構的2.4 GHz具有雙迴路校正的倍頻延遲鎖相迴路，並且使用共用方塊無偏移技術來校正因週期性注入而產生的參考突波和定量性抖動。在倍頻延遲鎖相迴路上，週期性注入參考輸入時脈，以重置相位且消除累積抖動，並且使得迴路頻寬等效變大，有助於壓制振盪器的高頻雜訊，但因週期性注入參考時脈的行為，導致定量性抖動與參考突波的產生。在校正參考突波的方面，本篇使用延遲線迴路儲存振盪週期之週期時間，並且使用共用方塊無偏移技術，將不同時間點的振盪週期與注入週期作比較並精準調整振盪器頻率，以達到週期之間相等並降低參考突波。由於使用共用方塊無偏移技術，使得電路上的偏移會因為共用而被互相消除

，以提升降低參考突波的效果。本論文使用90 nm 1P9M (TN90GUTM)之CMOS製程來實現，電路操作電壓為1 V，參考輸入時脈頻率為50 MHz，高頻輸出時脈頻率為2.4 GHz。以下為佈局後模擬的數據，沒有校正時脈之參考突波為-24.2 dBc，經過校正時脈之參考突波為-54.5 dBc，因此有效降低30.3 dBc的參考突波，時脈之峰對峰值抖動量10.3 ps，方均根值抖動量為1.7 ps，振盪器的相位雜訊在1 MHz條件下為-92.6 dBc/Hz，經過倍頻延遲鎖相迴路的輸出相位雜訊降至-116.7 dBc/Hz，積分之方均根抖動量為0.4 ps，且功率消耗為6.58 mW，晶

片面積為1.28 mm2，核心電路面積為0.057 mm2。

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