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國立臺灣大學 電信工程學研究所 吳瑞北所指導 邱致嘉的 雙邊飛越式結構對一推八記憶體系統之信號完整度改善與分析 （2016），提出dimm雙通道關鍵因素是什麼，來自於快閃記憶體、雙邊飛越式結構、類神經網絡、眼圖、信號完整度、色散圖、能隙。
而第二篇論文國立臺灣大學 電子工程學研究所 劉深淵所指導 高世源的 應用於多通道串接式通訊之鎖相迴路與可適性收發機 （2011），提出因為有 鎖相迴路、可適性傳送機、可適性接收機、多通道通訊、串接式通訊的重點而找出了 dimm雙通道的解答。
雙邊飛越式結構對一推八記憶體系統之信號完整度改善與分析
為了解決dimm雙通道 的問題，作者邱致嘉 這樣論述：
目前逐漸廣泛應用的SSD快閃記憶體系統，其傳輸速度已高達266Mbps至533Mbps，而且最多需要一次推動8個通道，加上各通道之間也互有影響，因此如何設計訊號佈線讓記憶體系統各個通道的信號品質達到規範要求，便成為能將記憶體系統的傳輸速度與效能推向更高速領域的關鍵技術。本研究主要分為兩個部分，第一個部分針對現有的兩大架構：飛越式結構以及星狀結構進行分析，並比較兩者的優缺點；第二個部分提出新的架構──雙邊飛越式結構，並且以類神經網絡的方式來取得最佳化設計的參數，並以能隙的概念解釋其改善原理。針對能隙效果不顯著的情形，也提供了週期性結構特性阻抗的設計方式進行改善。透過採納本研究提出的雙邊飛越式結
構，將有助於在一推多記憶體系統上的設計與研發，並提升整體系統的效能。
應用於多通道串接式通訊之鎖相迴路與可適性收發機
為了解決dimm雙通道 的問題，作者高世源 這樣論述：
在串列連結應用中，當資料傳輸率達到每秒可傳送數億位元時，由於有限的頻寬使通道損耗變得嚴重。由通道的集膚效應和介電損失所引起的符際干擾會使收到資料的時間抖動變差，並惡化位元錯誤率。 為了增加資料頻寬，在多通道通訊系統中採用了平行介面傳輸，但產生的遠端干擾也會使時間抖動變差。此外，供應電壓雜訊會干擾對雜訊靈敏的類比電路並使其效能變差。在本論文中，主要有五個部份。 在第二章中，在0.18微米CMOS製程下，實現一個1.5GHz的鎖相迴路，並具有壓抑供應電壓靈敏度的數位校正技巧。供應電壓雜訊模型的帶通特性亦被分析。在第三章中，在0.13微米CMOS製程下，實現一個1.62/2.7-Gb/s具有預先增
強的可適性傳送機。其使用傳遞時間偵測器去量測傳遞時間並且調整閥係數。在第四章中，在65奈米CMOS製程下，實現一個20-Gb/s 具有預先增強的可適性傳送機。其使用時間對數位轉化器去量測傳遞時間並且調整閥係數。在沒有使用回溯通道或共同合作的接收機情況下，此傳送機可達到低功率。在第五章中，在65奈米CMOS製程下，實現一個7.5-Gb/s具有可適性遠端干擾消除和前饋式等化器的傳送機。其使用責任週期偵測器去量測責任週期變化量並且調整干擾消除器的可適性係數。在第六章中，在40奈米CMOS製程下，實現一個10-Gb/s同時具有可適性干擾消除器和決策回授等化器的接收機。藉由使用雙迴路功率偵測技巧去數位校
正兩者的閥係數。