cpu gpu溫度監控的問題，透過圖書和論文來找解法和答案更準確安心。 我們找到下列懶人包和總整理

實現功耗最佳化的PVT感知DVFS，時鐘架構再合成和容錯等方法論

為了解決cpu gpu溫度監控的問題，作者林東良 這樣論述：

為了滿足執行複雜應用程序的性能要求，通常必須開發具有多核CPU且內部帶有硬體加速IP的SoC。如果應用程序越複雜，SoC中需要起動更多的硬體資源來完成所需的任務。此外，為了可靠，安全地採用先進製程實現SoC，並考慮製程、電壓及溫度因素對SoC所產生的變化，需要建立更嚴格的簽核標準，以涵蓋較悲觀的壓降影響和最壞運行條件下所引入的過於保守時序規範。 這些保守的預測不僅會造成產品設計上需採用更大的尺寸來實現，而且還會導致更多的功耗。除此之外，還會增加時序收斂的難度。因此，為了讓便攜式客戶端產品中使用的SoC的面積和功耗能盡可能縮小，並進而保持更長的電池壽命和仍能具有競爭力的性能，我們提出了幾種創新

的節電設計和實現方法：（1）開發一個嵌入「設計中的關鍵時序路徑行為監控器」（Design-Dependent Critical-Path Monitor, DDCPM），此DDCPM使用了空間相關和即時採樣技術，通過嵌入在每個芯片中的相應監控器所反饋的「製程、電壓、溫度變異」(Process, Voltage, Temperature, PVT Variations) 感知響應，可以做出和特定應用程序有關的精細動態電壓頻率調整 (DVFS)，以期能在運行期間獲得更小的工作電壓或更高的工作頻率。（2）架構不佳的時鐘生成（Clock Generation, CLKGEN）模塊通常會導致較長的時序傳

播路徑，也較容易誘導因不同PVT效應而產生的時序變化，及時鐘樹合成（Clock Tree Synthesis, CTS）的過程也會需要較多的分析，因此時鐘偏移平衡的任務也會變得更加複雜。除此之外，時鐘延遲的大小和時鐘緩衝器使用的數量也將增加，進而消耗更多的功率。我們開發了一種「合併和替換數個多工器和分頻器」(Merging and Replacing of Multiple Multiplexers and Dividers, MRMMD）的「時鐘架構再合成」(Clock Architecture Resynthesis) 平台，能有效地識別那些架構不佳的CLKGEN，並將它們再合成為功耗低、

面積小且較簡單的結構。我們的方法可以有效地減少與時鐘相關的時序路徑及時鐘緩衝器的數量，進而讓時鐘數合成 (CTS) 期間的分析和實現變得更加容易。（3）整合路徑時序重定 (Path Retiming)、時序鬆弛重分配 (Slack Redistribution) 和替換暫存器為Razor的概念，來開發能實現更低功耗的容錯設計平台。在該容錯設計平台中，我們運用改良的Razor架構去執行錯誤恢復機制，透過DDCPM監控器造就更細微的DVFS壓頻調整，來實現能維持原有性能的節電。同時，我們也提出方法來自動生成線性及可調整隨機分佈的電路觸發動作來進行靜態及動態功耗分析，以驗證運用我們的方法所得到的功耗

改善。除此之外，還能有機會緩解佔有大量關鍵時序路徑的設計中經常發生的嚴重佈線擁塞問題。