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國立成功大學 資訊工程學系 張大緯所指導 陳慶任的 混合式記憶體之負載平衡及箱感知方法之設計與實作 （2019），提出DDR4 spec關鍵因素是什麼，來自於混合式記憶體、負載平衡、效能、相變化記憶體、再新。
而第二篇論文國立中山大學 電機工程學系研究所 王朝欽所指導 黃思維的 一具電壓迴轉率自動調整之高度可靠混合電壓輸入/輸出緩衝器 （2018），提出因為有 輸入輸出緩衝器、非重疊時脈控制、混合供應電壓、PVT 偵測、電壓迴轉率的重點而找出了 DDR4 spec的解答。
DDR4 spec進入發燒排行的影片
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混合式記憶體之負載平衡及箱感知方法之設計與實作
為了解決DDR4 spec 的問題，作者陳慶任 這樣論述：
由於相變化記憶體 (PCM) 高容量及低閒置功耗的特性，使得它有希望取代動態隨機記憶體作為主記憶體。然而，相變化記憶體要完全取代動態隨機記憶體還需要克服兩個缺點(慢寫入延遲以及低寫入次數限制)。為了擷取兩者的優點，先前的研究採用小容量動態隨機記憶體及大容量相變化記憶體組成混合式記憶體。常見的混合式記憶體架構把動態隨機記憶體當作相變化記憶體的快取，或者把動態隨機記憶體及相變化記憶體接當作主記憶體使用。不管是哪種架構，現有的資料擺放方法皆會造成負載不平衡因為這些方法皆沒有考慮動態隨機記憶體及相變化記憶體的負載問題。本論文提出一個新的資料擺放方法來處理這個問題，稱為Taiji。本方法週期性紀錄頁面
存取資訊以及動態從過載控制器搬移頁面到另一個控制器來有效管理動態隨機記憶體及相變化記憶體來達到負載平衡。根據實驗結果，本方法相較於WIRD效能改善19.0% 且搬移成本平均只有1.8%。
一具電壓迴轉率自動調整之高度可靠混合電壓輸入/輸出緩衝器
為了解決DDR4 spec 的問題，作者黃思維 這樣論述：
由於CMOS 製程快速演進，加上愈先進製程漏電流愈大，閘極愈薄而失去耐壓能力，如何維持低功耗並提升速度成為傳輸介面電路重要的議題。其中，製程、電壓及溫度(PVT) 漂移對於電壓迴轉率影響愈來愈嚴重，過大的迴轉率將造成嚴重的同時切換雜訊(simultaneous switching noise, SSN)，迴轉率太小則導致時間邊際(time margin) 的不足。因此，本論文首先提出一預先充放電壓技術，在傳統輸出級架構中加上輔助電晶體，以保護輸出級電晶體，並提升電壓迴轉率。同時以非重疊時脈控制輸出級電晶體之閘極電壓，避免因轉態間驅動電晶體同時導通產生極大的短路電流。最後，若角落變化急遽仍
將造成迴轉率變化範圍過大，因此仍須對PVT 漂移作偵測，並自動調整輸出電流大小，以改善電壓迴轉率不穩定之問題。 經由模擬及量測結果驗證，本晶片可以傳輸/接收2×VDD/1×VDD 電壓訊號，並針對不同製程、電壓、溫度角落進行偵測並自動調整輸出電流。其最高量測資料傳輸速率分別為500/400 MHz，且最大量測電壓迴轉率為4.02 V/ns，已達到DDR4 之產品規格。此外，量測時之自動調整效果雖然僅在7.32% 以上，但改良後所提出之最佳化調整方式，經佈局後模擬驗證，提高到了40.74%。