DAC chip ranking的問題，透過圖書和論文來找解法和答案更準確安心。 我們找到下列懶人包和總整理

通過預測嚴重的矽穿孔和凸塊故障來強化三維積體電路電源供應網路

為了解決DAC chip ranking的問題，作者劉泳儀 這樣論述：

隨著科技進步並延續摩爾定律，三維積體電路設計以減輕二維晶片中的擁擠問題。三維積體電路利用矽穿孔和凸塊來連接不同層的晶片，形成堆疊的技術。然而在三維積體電路製程上，正面臨著各方面的問題與挑戰，例如良率及可靠性低、製造成本高等等。其中，矽穿孔和凸塊在製程中故障會造成電壓及電路的性能下降，嚴重更會導致功能故障。因此，本論文會針對電源矽穿孔和凸塊提出一個強化電源供應網方案，以確保當矽穿孔/凸塊故障時，電壓還是可以維持在可接受的壓降內。首先我們會用機器學習的方式去預測電源矽穿孔/凸塊的重要順序，以得到最差情況的電壓分析結果。然後，對最差情況的壓降利用增加恢復電源矽穿孔及電源條來對電源供應網進行修復，直

到壓降回復到定義的目標電壓。我們採用三個製程的實際電路來來測試我們強化後的電源供應網，分別是TSMC 180奈米、40奈米以及65奈米。實驗結果顯示，我們提出的電源矽穿孔/凸塊錯誤時強化電源供應網方案是有效的。

由延遲近似與接腳可訪性最佳化增進設計收斂之研究

為了解決DAC chip ranking的問題，作者李泰成 這樣論述：

滿足時序要求是現代單晶片系統設計裡，最具挑戰性的一個步驟。靜態時序分析下的時序收斂，是晶片流片之前必要但耗時的過程。實體設計工具，因效率的考量，需要犧牲部份的準確度，無法獲得最精確的時序估計，因此準確的時序在驗證級別的工具器中進行計算，在對晶片進行實體修改之後每次都需迭代驗證。我們的研究提出了一種實現流程，能夠減少時序驗工具與實體設計工具之間的迭代次數。利用近似模型來擷取驗證工具的資訊，以及利用非線性回歸模型對標準元件的資料庫進行建模，用來進行以時序為導向的布局。準確的線延遲與元件延遲時間估計，被整合到以滿足時序規格的修正布局步驟中，藉以估算元件移動最佳的位置。這網絡延遲和信元延遲的準確估計

是集成到時序驅動的佈局中，因此最佳可以獲得細胞運動的位置。這個後最佳化的流程被應用到ICCAD15增量時序布局的競賽中，初始的設計從前三名的團隊中獲得的。在相同的設計規格之下，所提出的方法，在各項降低違反時序指標方面，各個設計芯片皆取得了顯著的改善。另外，元件的合成對於當代的數位晶片設計至關重要，在先前合成自動化的研究中，皆只考慮到元件的面積、可繞性、以及接腳的可訪性，這是第一個針對元件接腳的可訪性多樣性的研究，同一個網表，我們提供了相同面積，且驗證級別的延遲幾乎相同的多個設計，大幅提高實體設計的彈性。我們利用先前的研究，在可繞的布局中，利用貝式階層具類分析對於布局階段的設計做擷取，這些分層會

經過類神經網路做時序排列，確保他們在效能上可以互換，最後繞線後最經由卡方適合度的過濾法，確保最後的接腳在歐式空間上為均勻的分布。