AMD 雙CPU的問題，透過圖書和論文來找解法和答案更準確安心。 我們找到下列懶人包和總整理

深入剖析主板電源設計及環路穩定性能

為了解決AMD 雙CPU的問題，作者老童 這樣論述：

共8章，從主機板架構到電源設計，從簡單的Buck電路原理到多相電源設計，從電源電路的基本結構到微分結構，結合電路信號流程和波形以及動態阻抗的分析，由淺入深，一步一步將讀者引向系統電源穩定性能設計中。最後重點描述了PCB佈局設計，從理論到實踐，通過理論指導實踐，理論與實踐相結合，是一本非常全面的教科書。

AMD 雙CPU進入發燒排行的影片

抑制自縛增進高分子光電量子效率以及介面電場與量子點激發電荷之交互作用

為了解決AMD 雙CPU的問題，作者魯 宣 這樣論述：

近年來放光材料如共軛高分子(conjugated polymer, CP)和量子點(quantum dot, QD)等被廣泛的應用於電子元件中，其中，CP雖然有著優秀的彈性、易加工及成本低等優點，但CP的放光效率(Quantum efficiency, QE)低迷限制了其應用發展。QD雖然在溶液態中QE極高，但用於薄膜元件中可能與基材或是基質材料產生異質介面電場，影響QE。有鑑於最近的文獻中提及透過施加應力於分子鏈段上能有效的提升CP放光強度[1-4]，以及透過除潤影響膜內粒子分布[5]，本篇論文將進一步研究拉伸應力導致CP的QE提升機制與其QE低迷的根本原因，以及研究異質介面電場如何影響Q

D內激發電荷，和透過除潤改變QD於膜內之分布進而提升QE。拉伸CP研究中，透過光惰性高分子polystyrene (PS)受拉伸時 產生微頸縮(纖化區)機制，拉伸共軛高分子MEH-PPV、PFO及P3HTrr，探究不同CP受拉伸應力時QE的變化。當CP分散於PS內近似於單分子狀態，且受到極限拉伸(拉伸比例~300%)時，這些CP的QE都有極大的提升，主鏈最堅硬的PFO以及次堅硬的MEH-PPV甚至達到接近100 %的QE，而主鏈最柔軟的P3HTrr雖然僅達到25%的QE，但QE增加倍率為最大的12倍。對於純CP薄膜進行拉伸，並不會有如PS一樣的纖化區產生，薄膜為均勻形變，因此單層薄膜僅能拉伸至

約20%應變，但透過雙層結構薄膜，利用下層PS產生之纖化區拉伸上層共軛高分子(應變約500%)，PFO的QE能接近100%，MEH-PPV由於團聚效應僅上升至約50%，P3HTrr則因為結晶吸收應變能，QE幾乎無變化，結晶度能透過增大側鏈(P3EHT)來降低，結果也顯示拉伸後效率有著三倍的增益。這說明純CP薄膜拉伸須突破分子堆疊(packing)或分子鏈結(knot)才能有效的提高QE，且當分子鏈被極限拉伸時，QE能接近100%。接著透過飛秒時間解析光譜，觀察到MEH-PPV的激發電荷能量在兩皮秒內以〜0.03 eV / ps的速率損耗，且此損耗速率在大應力(215 MPa)時幾乎被抑制。而在

激發後也產生另一能量損耗較慢的路徑，約為兩皮秒內的10倍且不受應力影響。短時間內能量損耗來自分子鏈段的轉動，因此大拉伸應力能幾乎抑制分子鏈的轉動，而慢速損耗則與熱逸散有關的分子鏈段振動。基於此，我們認為CP未受應力時，分子鏈段的轉動會形成局部形變區拘束激發電荷，造成自縛現象(self-trapping)，此為CP的QE低迷主因。電場對於QD內電荷之影響實驗中，通過摻入(1 wt%)QD的絕緣高分子薄膜中於窄能帶(Si-wafer)或寬能帶(cover glass)基材上的光致發光來研究基材能隙產生之內建電場帶來的影響。首先，QD在薄膜內的分布並不均勻，但與基材種類無關，集中於表面以及靠近基材處

，因而造成複雜的介面電場效應，且表面的聚集會產生表面遮蔽效應，使QD的放光減弱。於矽晶片上QD的放光強度隨電場增加迅速減小，我們認為在電場作用下電荷會透過QD的鏈狀結構滲透於矽晶片進行電荷淬滅(quenching)。而在玻璃上，因能隙較寬，PL因電場作用導致激子電荷分離而結合率下降，但下降受到量子侷限限制。透過除潤改變QD與基材之距離，進而影響量子點放光效率，結果顯示，10 nm薄膜除潤，QD與基材之距離增加至22~26 nm，電場效應減弱，QD放光強度於矽基材增加2.5倍，但於玻璃上變化不大。而80 nm厚膜除潤，則由於電場及表面遮蔽效應，QD放光強度於矽基材減少剩約16%，於玻璃上則下降剩

約70 %。綜合以上所述，透過抑制CP分子鏈段轉動提高QE，以及基材的選擇來調整電場對於QD的放光強度，本篇論文研究對於放光材料於光電元件中的應用具有重要意義。