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國立中興大學 電機工程學系所 楊清淵所指導 呂彥逵的 2.7 Gb/s時脈嵌入式±10%展頻調變深度之延遲鎖定迴路基底的時脈與資料回復電路 （2020），提出60hz 120hz電視關鍵因素是什麼，來自於時脈嵌入、時脈與資料回復電路、延遲鎖定迴路、鎖相迴路、展頻時脈、抑制電磁干擾。
而第二篇論文國立臺灣科技大學 光電工程研究所 張勝良所指導 石博名的 注入鎖定除四、除七及除十除頻器之研究 （2018），提出因為有 壓控振盪器、注入鎖定除頻器、環型振盪器的重點而找出了 60hz 120hz電視的解答。
2.7 Gb/s時脈嵌入式±10%展頻調變深度之延遲鎖定迴路基底的時脈與資料回復電路
為了解決60hz 120hz電視 的問題，作者呂彥逵 這樣論述：
隨著LCD產業對高畫質、高解析度顯示器的需求不斷增長，在主控器與多個顯示驅動IC之間需要有更高的資料速率，才能將圖像傳送到大型的LCD。相較於被廣泛使用的多點介面，點對點(P2P)介面支援更高的資料傳輸速率，但由於一般的P2P介面是將時脈與資料訊號分別在不同的線上傳輸，會面臨到相位偏斜的問題。為此，已有許多篇論文提出可以時脈嵌入式P2P介面解決偏斜的問題[1-3]。然而隨著資料速率的增加，電磁干擾(EMI)的問題變得更加嚴峻。在諸如筆記型電腦、電視以及各種具有顯示器的產品中，主要的電磁干擾製造者為面板內接口介面，通常會採用展頻時脈(SSC)技術來降低產品所發出的輻射。訊號經過展頻調變後，可將
能量分散到更寬的頻帶上，從而降低電磁干擾的強度[4-8]。換句話說，多個使用者可以各自使用相同的頻寬而不會互相干擾。儘管展頻時脈技術有助於減少傳輸資料時的輻射能量，但是對於接收展頻調變訊號的資料與時脈回復電路(CDR)電路會遇到一些問題。首先，大的調變深度可以更進一步地降低EMI但往往會導致系統失鎖。其次，為了要追上展頻訊號的頻率變化必須增加系統頻寬，但這會導致穩定度問題。第三，受到展頻訊號的影響，系統的抖動容忍度變得更差。為了克服上述的問題，本論文採用終值定理分析系統的穩態相位誤差，並且針對展頻調變輸入訊號推導了抖動轉移函數。最後，本文針對type-2 鎖相迴路(PLL)與延遲鎖定迴路(DL
L)進行了分析與比較，並開發了一個適用於展頻時脈接口介面的資料與時脈回復電路。透過理論分析的結果可以發現，在相同的頻寬下，DLL的穩態相位誤差要比PLL低。在這項工作中，具有調變頻率200 kHz與調變深度±10%的三角頻率調變訊號被應用於2.7 Gb/s的資料傳輸。所提出的以多功延遲鎖定迴路(Multiplexed-DLL)為基底之資料與時脈回復電路實現於90-nm的製程，核心電路的面積為0.118 mm2。所設計的系統頻寬為16.3 MHz相位邊界為78˚。使用時脈嵌入的偽亂數產生器(EmPRBS)做為測試訊號源，量測的回復資料與時脈之均方根抖動分別為9.27 ps與4.03 ps。在偏離
中心頻率1 MHz處，量測到的相位雜訊為-135.93 dBc/Hz。核心電路之功率消耗為6.24 mW。
注入鎖定除四、除七及除十除頻器之研究
為了解決60hz 120hz電視 的問題，作者石博名 這樣論述：
隨著無線通訊系統迅速的發展，各式頻率合成器被研發出來，又以系統單晶片(System-On-Chip)為主要趨勢。其中鎖相迴路(Phase-Locked-Loop,PLL)在眾多領域有廣大的應用，如無線通信、數位電視、廣播等。在無線通信系統中，PLL的特性非常重要，其內部包含了相位偵測器(PFD)、充電幫浦(CP)、迴路濾波器(LF)、壓控振盪器(VCO)、除頻器(FD)，上述之中以壓控振盪器與除頻器為核心電路，而本論文主要研究三種不同的注入鎖定除頻器設計。 首先，第一部分我們研究一個使用電容交叉耦合式之除四注入鎖定除頻器是由環性震盪除二除頻器疊接於LC除二注入鎖定除頻器之上的架構，除四
注入鎖定除頻器是使用台積電BICMOS 0.18微米製程。在0dBm的注入功率下有6.1GHz到10.9GHz的鎖頻範圍，功率消耗為8.24mW，無變容器的注入鎖定除四除頻器有較小的晶片面積0.939×0.728 mm2。 接著，第二部份我們研究一個台積電CMOS 0.18微米製程的寬頻帶除七LC注入鎖定除頻器。此除頻器主要使用三個螺旋電感和寄生的電容作為諧振器，其中包含一組電容交叉耦合MOSFET開關與兩個電感串連的兩個注入MOSFET。晶片面積為1.084 ×1.042 mm2，鎖頻範圍從15.7GHz到17.9GHz共有2.2GHz，功率消耗為9mW。 最後，這篇論文提出一個台積電C
MOS 0.18微米製程的注入鎖定除十除頻器，此除頻器使用CML (current-mode logic) 除二除頻器疊接使用電容交叉耦合式之除五注入鎖定除頻器所構成；CML則為在flip-flop啟用上緣clock輸出切換到輸入，以致於輸出頻率為輸入的一半；且負載較為小，則有較小的RC延遲，但需要提高電壓來補償下降的迴路增益，做為功耗與延遲之tradeoff。因此使用CML疊接ILFD，讓直流和交流電流可以更有效使用。疊接的除頻器在不同的操作中選擇適當的頻率並以適度的直流消耗實現適度的頻帶寬。在注入強度為0dBm的情況下有1.25GHz的鎖頻範圍從15GHz到16.25GHz，功率消耗為12
.5mW，並且具有除六的功能，晶片面積為1.2x1.2 mm2。