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國立中山大學 電機工程學系研究所 王朝欽所指導 曾一庭的 利用閘控電源之極低功耗單端讀寫6T靜態隨機存取記憶體 （2019），提出高通 台積電 PTT關鍵因素是什麼，來自於低功耗、靜態雜訊邊際、位元存取耗能、單端讀寫6T靜態隨機存取記憶體、電源閘控電路。

而第二篇論文國立清華大學 電機工程學系所 鄭桂忠所指導 陳威涵的 用於深層腦部刺激的自動增益放大器 （2017），提出因為有 植入式系統、深層腦部刺激(DBS)、自動倍率控制、神經訊號放大器的重點而找出了 高通 台積電 PTT的解答。

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除了高通 台積電 PTT，大家也想知道這些：

利用閘控電源之極低功耗單端讀寫6T靜態隨機存取記憶體

為了解決高通 台積電 PTT的問題，作者曾一庭 這樣論述：

近年來隨著硬體效能越來越好，人工智慧(AI)蓬勃發展，但硬體架構的發展也逐漸遇到瓶頸。同樣是辨識一件物品，人類所需要耗費的能量，遠低於現今人工智慧所需耗費的能量。而為了使人工智慧繼續順利的發展，降低硬體架構的功耗便成為現今非常重要的課題之一。本論文第一個主題提出一低功耗之單端讀寫6T靜態隨機存取記憶體，其架構主要為在單端讀寫的6T隨機存取記憶體電源供應處(VDD)加入一電源供應選擇電路。此電路能大幅降低記憶體在待機狀態時的功耗，並能維持記憶體的功能正常運作。本電路以TSMC 40 nm CMOS製程實現，模擬結果可以達到在100 MHz的操作頻率下，每一個位元的平均耗能為0.001 pJ，然

而量測結果雖然不如模擬結果如此優越，但依舊能達到在15 MHz的操作頻率下，每一個位元的平均耗能為0.1 pJ，相較於其他先前文獻，本電路依舊具有較好的每一個位元平均耗能。本論文第二個主題針對前一主題的記憶體單元進行改善，因為前一主題加上電源供應選擇電路後，雖然能夠大幅降低待機狀態時的記憶體功耗，卻會造成記憶體的抗雜訊能力下降，靜態雜訊邊際(static noise margin, SNM)的值尤為明顯。本論文進一步改善6T靜態隨機存取記憶體單元，將對稱式存取電晶體改成單側。由模擬結果可明顯的看出靜態雜訊邊際有顯著的上升，並能維持電源供應選擇電路降低功耗的效果，達到降低功耗的同時亦不會導致抗雜

訊能力受到太大的影響。本電路以TSMC 16 nm FinFET製程實現，模擬結果可以達到在1 GHz的操作頻率下，每一個位元的平均耗能為370 aJ，靜態雜訊邊際為504.76 mV。

用於深層腦部刺激的自動增益放大器

為了解決高通 台積電 PTT的問題，作者陳威涵 這樣論述：

本論文中採用台積電0.18 微米CMOS 製程設計了一個自動增益放大器，以應用於神經訊號擷取與刺激研究平台的無限植入式深層腦部刺激(Deep Brain Stimulation, DBS) 微系統。植入式神經訊號擷取系統有兩個主要訊號，一者是速度較快但震幅較小的神經突波(Neural spike)，另一者則是速度較慢但震幅較大的局部場電位(local filed potential, LFP)，且於最近幾年退化性神經疾病的研究指出，在帕金森斯症(Parkinson Disease, PD) 患者中，於發症前會偵測到HighVoltage Spindle(HVS)，是一種較快且振幅較大的訊號，

HVS 屬於LFP 的一種。為了避免HVS 發生時因放大器的倍率無法及時調變而導致飽和，本論文提出一種二位元式的自動倍率控制放大器架構，除了自動倍率調變外，透過二位元切換的方式能讓後端ASIC 數位電路能快速的將倍率資訊與輸出訊號反解回原始訊號。放大器有新舊兩版的設計，新版的設計是為了解決舊版設計上的問題及缺點，在新版設計的TT-corner post-simulation 中，於供給電壓為1V 的情況下，可以提供53.7dB、59.7dB、65.7dB 三種類型的倍率，低通頻率為1.57KHz 且高通頻率可從0.05Hz 調至5Hz，全系統一共6.9uW 並呈現5.4uV 的輸入對應雜訊。本

論文在第一章簡介研究背景；在第二章對系統面的考量和設計進行說明，並且回顧過去相關文獻；第三章介紹自動倍率放大器的電路設計、呈現模擬與量測結果、進行討論，並且說明新舊兩版電路的設計差異；第四章則以結論和未來工作為全文作結。關鍵字–植入式系統，深層腦部刺激（DBS），自動倍率調控，神經訊號放大器。

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