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電子學(基礎概念) 

為了解決電流公式的問題，作者林奎至,阮弼群 這樣論述：

　　本書以作者多年教學經驗，配合淺顯易懂的文字和圖形的描述編撰而成，對於重要觀念及公式，善用問答的方式陳述，加強研讀時的吸收與想像。各章皆以學習流程圖及生活化短文，啟發學習興趣、確立學習目標，內容節選重要定理及觀念，以中、英語對照的方式呈現，建立課堂雙語互動，並收錄豐富且經典的題型及各校入學考題，有效驗證學習成果；全書共分成「基礎概念」、「進階分析」兩冊，適用於大學及科大之電子、電機、資工系「電子學」課程。 本書特色 　　1.每章皆以學習流程圖歸納重點、確立學習目標。 　　2.每章前皆設計「生活電子學」短文，以生活、歷史為喻說明電子專業，啟發學習興趣。 　　3.每章皆節

選重要定理、觀念，以中、英語對照呈現，活絡雙語學習的潛力。 　　4.本書以簡單扼要的方式闡述觀念，定理推導有條理且詳盡。 　　5.本書收錄豐富的例題及習題，且精選近十所大專校院研究所入學考題、公務員高考考題，有效驗證學習成果。

電流公式進入發燒排行的影片

有關雙材質四閘極型金氧半場效電晶體次臨界行為與其應用於次臨界邏輯電路之解析模型

為了解決電流公式的問題，作者馮寰宇 這樣論述：

為了因應摩爾定律不斷的推進，以及未來高堆疊密度電路所需微小元件之要求。用良好短通道之控制行為之元件如雙材質四閘極電晶體(Dual-material Quadruple gate)取代了因缺乏短通道控制特性的傳統平面電晶體(Planar Transistor)。但截至目前為止，多閘極電晶體(Multiple-Gate MOSFETs)元件在次臨界邏輯的電性分析上的研究仍相當欠缺。所以本論文改變其元件參數並將元件套用在邏輯電路上，去探討其邏輯電路的特性變化。配合推導出來的次臨界電流公式去導出可用之邏輯電路模型，能藉以改善元件元件功耗並應用於記憶體電路。本論文乃基於帕森方程式之半二維解、微縮理論和

周長權值比，推導出多閘極電晶體具氧化層基體絕緣結構(Junction-Based)與多閘極電晶體具氧化層絕緣無接面結構(Junctionless)之次臨界行為和次臨界邏輯解析模型，此模型不僅顯示次臨界電流(Subthreshold Current, Isub)、臨界電壓(Threshold Voltage)等效應，還有雜訊邊界(Noise Margin, NM)、邏輯擺幅(Logic Swing, LS)和平均功率( Average DC Power, PDC)。此模型推導參數與模擬數據相當接近，利用模擬與模型對照的結果將有助於我們日後在設計元件上去做更有效率的驗證。

數位積體電路分析與設計(第三版)

為了解決電流公式的問題，作者呂啟彰、鄭智元 這樣論述：

　　本書內容條理分明，淺顯易懂，並搭配習題，加強學習效果。包括深次微米數位積體電路設計，簡要回顧本書基礎邏輯閘的重要概念，利用基本的元件物理概念來導入，在第三章裡描述在積體電路設計過程中製造、佈局和模擬間的關係，第四章對MOS反相器導出雜訊容限和切換臨界值的分佈公式，在第五、六章討論NAND、NOR等邏輯閘靜態設計問題及高速設計所涉及問題。第七、八章研究傳輸閘和動態邏輯設計及半導體記憶體設計。九至十一章討論記憶體設計中的其他問題，介紹連線設計及電源網路和時脈設計。藉由本書完整歸納，使讀者對數位積體電路有進一步了解，本書適合私立大學、科大資工、電子、電機系「數位積體電路設計」課程使用。 第1

章 深次微米數位積體電路設計1.1 緒論 1-11.2 積體電路產業的簡要歷史 1-31.3 數位邏輯閘設計的回顧 1-71.3.1 基本的邏輯函數 1-71.3.2 邏輯電路的實作 1-101.3.3 雜訊容限的定義 1-121.3.4 暫態特性的定義 1-131.3.5 功率消耗估算 1-141.4 數位積體電路設計 1-161.4.1 MOS電晶體的結構和工作原理 1-171.4.2 CMOS與NMOS 1-181.4.3 深次微米互連 1-201.5 數位電路的電腦輔助設計 1-241.5.1 電路模擬和分析 1-251.6 面臨的挑戰 1-271.7 小結 1-321.8 參考文獻

1-321.9 習題 1-33 第2章 MOS電晶體2.1 緒論 2-12.2 MOS電晶體的結構和操作 2-32.3 MOS電晶體的臨限電壓 2-72.4 一次電流-電壓特性 2-182.5 速度飽和公式的來源 2-222.5.1 高電場的影響 2-242.5.2 速度飽和元件的電流公式 2-272.6 功率定律模型 2-322.7 次臨界傳導 2-342.8 MOS電晶體的電容 2-362.8.1 薄氧化物電容 2-372.8.2 PN接面電容 2-392.8.3 重疊電容 2-452.9 小結 2-462.10 參考文獻 2-492.11 習題 2-49 第3章 製造、佈局和模擬3.1

緒論 3-13.2 IC製造技術 3-23.2.1 IC製造技術概述 3-23.2.2 IC光蝕刻技術 3-43.2.3 電晶體的製造 3-63.2.4 製造連線 3-93.2.5 連線電容和電阻 3-123.3 佈局基礎 3-153.4 電路模擬中MOS電晶體的模型構造 3-183.4.1 SPICE中的MOS模型 3-193.4.2 MOS電晶體的具體說明 3-203.5 SPICEMOSLEVEL1元件模型 3-223.5.1 MOSLEVEL1參數的提取 3-243.6 BSIM3模型 3-273.6.1 BSIM3中的載入過程 3-273.6.2 短通道臨限電壓 3-283.6.3

遷移率模型 3-313.6.4 線性區和飽和區 3-313.6.5 次臨界電流 3-343.6.6 電容模型 3-353.6.7 源極/汲極電阻 3-363.7 MOS電晶體中的附加效應 3-373.7.1 產品中的參數變化 3-373.7.2 溫度效應 3-373.7.3 電源變化 3-393.7.4 電壓極限 3-403.7.5 CMOS閂鎖 3-403.8 絕緣體上的矽製程 3-423.9 SPICE模型小結 3-443.10 參考文獻 3-513.11 習題 3-51 第4章 MOS反相器電路4.1 緒論 4-14.2 電壓轉換特性 4-24.3 雜訊容限的定義 4-54.3.1 單源

雜訊容限（SSNM） 4-54.3.2 多源雜訊容限（MSNM） 4-84.4 電阻負載反相器的設計 4-114.5 NMOS電晶體作為負載元件 4-204.5.1 飽和增強型負載 4-204.5.2 線性增強型負載 4-254.6 互補MOS（CMOS）反相器 4-264.6.1 CMOS反相器的直流分析 4-274.6.2 CMOS反相器的佈局設計 4-354.7 虛NMOS反相器 4-374.8 反相器的尺寸確定 4-404.9 三態反相器 4-434.10 小結 4-444.11 參考文獻 4-454.12 習題 4-46 第5章 靜態MOS邏輯閘電路5.1 緒論 5-15.2 CMO

S邏輯閘電路 5-35.2.1 基本的CMOS邏輯閘的尺寸確定 5-45.2.2 扇入和扇出研究 5-85.2.3 CMOS邏輯閘的電壓傳輸特性 5-115.3 複雜的CMOS邏輯閘 5-165.4 互斥或閘和互斥反或閘 5-195.5 多工器電路 5-205.6 正反器和閂鎖器 5-215.6.1 基本的雙穩態電路 5-225.6.2 SR閂鎖器 5-235.6.3 JK正反器 5-265.6.4 主從JK正反器 5-275.6.5 邊緣觸發的JK正反器 5-285.7 D正反器和D閂鎖器 5-305.8 CMOS邏輯閘電路的功率消耗 5-335.8.1 動態（轉換）功率消耗 5-345.8

.2 靜態（待機）功率消耗 5-415.8.3 完整的功率消耗公式 5-435.9 功率消耗和延遲的折衷 5-445.10 小結 5-475.11 參考文獻 5-485.12 習題 5-49 第6章 高速CMOS邏輯設計6.1 緒論 6-16.2 切換時間的分析 6-36.2.1 再次討論邏輯閘的尺寸——速度飽和效應 6-76.3 負載電容的詳細計算 6-96.3.1 邏輯閘扇出電容 6-106.3.2 本身電容計算 6-126.3.3 連線電容 6-186.4 斜波輸入情況下改善延遲計算 6-196.5 針對最佳路徑延遲確定邏輯閘的尺寸 6-276.5.1 最佳延遲問題 6-276.5.2

反相器鏈延遲最佳化——FO4延遲 6-296.5.3 包含反及閘和反或閘的路徑最佳化 6-356.6 用邏輯強度最佳化路徑 6-386.6.1 邏輯強度的導出 6-386.6.2 理解邏輯強度 6-446.6.3 分支強度和旁路負載 6-486.7 小結 6-526.8 參考文獻 6-546.9 習題 6-55 第7章 傳輸閘和動態邏輯設計7.1 緒論 7-17.2 基本概念 7-27.2.1 傳導電晶體 7-27.2.2 電容饋入 7-57.2.3 電荷共用 7-87.2.4 電荷遺失的其他途徑 7-107.3 CMOS傳輸閘邏輯 7-117.3.1 使用CMOS傳輸閘的多工器 7-127.

3.2 CMOS傳輸閘延遲 7-177.3.3 CMOS傳輸閘的邏輯強度 7-237.4 動態D閂鎖器和D正反器 7-247.5 骨牌邏輯 7-277.5.1 骨牌邏輯閘的邏輯強度 7-337.5.2 骨牌邏輯的局限性 7-347.5.3 雙軌（差分）骨牌邏輯 7-377.5.4 自我重置電路 7-407.6 小結 7-407.7 參考文獻 7-417.8 習題 7-41 第8章 半導體記憶體的設計8.1 緒論 8-18.1.1 記憶體的結構 8-28.1.2 記憶體的類型 8-48.1.3 記憶體的時間參數 8-58.2 MOS解碼器 8-68.3 靜態RAM單元設計 8-108.3.1 靜

態記憶體操作 8-108.3.2 讀取的操作 8-138.3.3 寫入的操作 8-168.3.4 SRAM單元的佈局 8-178.4 SRAM行I/O電路 8-198.4.1 行上拉電路 8-198.4.2 行選擇 8-218.4.3 寫入的電路 8-248.4.4 讀取的電路 8-248.5 記憶體體系結構 8-318.6 小結 8-348.7 參考文獻 8-348.8 習題 8-34 第9章 記憶體設計中的其他課題9.1 緒論 9-19.2 內容定址記憶體 9-39.3 現場可程式邏輯閘陣列 9-99.4 動態讀/寫記憶體 9-159.4.1 三電晶體動態單元 9-169.4.2 單電晶體

動態單元 9-179.4.3 動態RAM的外部特性 9-219.5 唯讀記憶體 9-239.5.1 MOSROM單元陣列 9-239.6 EPROM和E2PROM 9-279.7 Flash記憶體 9-339.8 FRAM 9-369.9 小結 9-379.10 參考文獻 9-389.11 習題 9-38 第10章 連線設計10.1 緒論 10-110.2 連線的RC延遲 10-410.2.1 導線電阻 10-410.2.2 艾蒙延遲的計算 10-610.2.3 長導線的RC延遲 10-910.3 超長導線插入緩衝器 10-1410.4 連線的耦合電容 10-1810.4.1 耦合電容的構成

10-1810.4.2 耦合對延遲的影響 10-2310.4.3 電容雜訊或串音 10-2710.5 連線的電感 10-2810.6 天線效應 10-3410.7 小結 10-3710.8 參考文獻 10-3910.9 習題 10-39 第11章 電源網格和時脈設計11.1 緒論 11-111.2 電源分佈設計 11-211.2.1 IR壓降和Ldi/dt 11-311.2.2 電子遷移 11-611.2.3 電源佈線要考慮的問題 11-811.2.4 去耦合電容設計 11-1111.2.5 電源分佈設計舉例 11-1311.3 時脈和時序問題 11-1611.3.1 時脈定義和量度 11-1

611.3.2 時脈偏斜 11-1911.3.3 雜訊對時脈和正反器的影響 11-2111.3.4 時脈的功率消耗 11-2211.3.5 時脈產生器 11-2311.3.6 高性能設計中的時脈分佈 11-2511.3.7 時脈分佈網路舉例 11-2711.4 鎖相迴路/延遲鎖定迴路 11-3011.4.1 PLL設計考慮 11-3211.4.2 時脈分佈總結 11-3711.5 參考文獻 11-3911.6 習題 11-39 附錄A SPICE的簡要介紹A.1 緒論 A-1A.2 設計流程 A-2A.3 語法 A-2A.3.1 標題 A-4A.3.2 各種全局參數的設置 A-4A.3.3 電

源、主動元件和被動元件的列表 A-6A.3.4 分析宣告 A-14A.4 完整的SPICE範例 A-18 附錄B 雙極接面電晶體和電路B.1 雙極接面電晶體 B-1B.2 肖特基障壁電勢二極體 B-4B.3 用於電路模擬的BJT模型 B-6B.4 雙極接面電晶體反相器 B-7B.5 電壓傳輸特性 B-8B.6 肖特基箝位反相器 B-10B.7 BJT反相器的開關時間 B-11B.8 雙極數位邏輯閘電路 B-12B.9 電壓傳輸特性 B-14B.10 傳輸延遲時間 B-15B.11 輸入箝位二極體 B-16B.12 參考文獻 B-16

二硫化鎢鐵電場效電晶體及其記憶體特性

為了解決電流公式的問題，作者鄭皓元 這樣論述：

本論文透過利用低壓化學氣相沉積法製備單層的二硫化鎢當作鐵電場效電晶體的通道材料，並且利用鐵電材料取代傳統的閘極介電層，做成一元件，並探討它們的鐵電特性以及量測其電性與記憶體特性。元件製作是利用乾式轉印技術將低壓化學氣相沉積法成長之二維材料以及鐵電材料利用自行配製的PDMS搭配乾式轉印機台將材料轉移至目標位置，論文中也利用兩種不同的鐵電材料進行元件的製作，分別是HZO以及CIPS，HZO的製備是與清華大學工科所巫勇賢實驗室的同學進行合作所得到，透過調整成長參數，藉此量測到其鐵電特性，量測時會先利用PUND的量測方法測試其各自的鐵電特性，最後利用電流公式去計算出它們的極化值，此量測能夠觀察到鐵電

材料的反轉電壓值以及其反轉電流大小，並利用這些條件進行後的記憶體特性量測，CIPS則是透過機械剝離法轉印至矽基板上，同樣利用乾式轉印技術將二硫化鎢對準到其上方，做成一元件進行相同的電性量測以及記憶體特性量測。