蝕刻終點偵測的問題，透過圖書和論文來找解法和答案更準確安心。 我們找到下列懶人包和總整理

半導體製程設備技術(2版)

為了解決蝕刻終點偵測的問題，作者楊子明,鍾昌貴,沈志彥,李美儀,吳鴻佑,詹家瑋,吳耀銓 這樣論述：

　　半導體(Semiconductor)是介於導體(Conductor)與絕緣體(Insulator)之間的材料。我們可以輕易的藉由摻質(Dopant)的摻雜(Doping)去提高導電度(Conductivity)。其中二六族及三五族是為化合物半導體(Compound Semiconductor)材料，大部分是應用於光電領域，如發光二極體(Light Emitting Diode, LED)、太陽能電池(Solar cell)等。而目前的積體電路(Integrated Circuit, IC)領域，主要還是以第四族的矽(Si)為主的元素半導體，也就是目前的矽晶圓(Silic

on Wafer)基底材料(Substrate) 。 　　在未來的日子，我們可預見晶圓廠裡將有可能全面改為自動化的運作，到那時將不再需要大量的操作人員。而主要的人力將會是工程師(含)以上的職務，所以希望能以此書與各位以及想轉職的朋友們提供一個分享，讓大家都能對於常見的機台設備及其製程技術，有一個全觀的認識，以提升職場的競爭力。

VLSI概論

為了解決蝕刻終點偵測的問題，作者張勁燕 這樣論述：

　　 矽積體電路製程的特徵尺寸縮小到深次微米(deep submicron meter)，經歷幾個階段，0.35μm、0.25μm、0.18μm、0.13μm，現階段以達到0.10μm0.07μm。相關的製程、設備、材料或場務設施，都有革命性的更新和進步。微影照像是受到影響最大的製程。DRAM的電晶體的閘極結構和材料、工程。高介電常數材料使電容量保持夠大。金屬化製程、阻障層、內嵌、快閃、鐵電記憶體結構等。高深寬比的乾蝕刻製程需要高密度電漿；降低阻容延遲(RC delay)使用低介電常數材料和銅製程。新製程有雙大馬士革(dual damascene)、電鍍(electro plating)、

無電極電鍍(electroless plating)和∕或金屬有機化學氣相沉積(MOCVD)。21世紀－奈米元件更製作出單電子電晶體。晶圓尺寸由8吋擴大到12吋，為的不止是提高良率、提高機器使用率；也考慮到生產力，節省工廠面積、還要兼顧人工學(ergonomics)和減少化學藥液以利環保。 　　本書配合拙著電子材料、半導體製程設備、工業電子學構成一完整系列。期望給想從事半導體的同學和研究生，或和半導體製程相關行業的工程師、經理、教授、老師們一項便捷的參考。 作者簡介 張勁燕 學歷：交通大學電子工程研究所博士 經歷：明新工專電子科副教授（或兼科主任）逢甲大學電子系副教授逢甲大學電機系副教授（或兼

系主任） 現職：逢甲大學電子系副教授 專長　　半導體元件、物理　　VLSI製程設備及廠務　　奈米科技　　積體電路構裝

利用相位調變式橢圓儀進行電漿蝕刻製程之即時監控與量測

為了解決蝕刻終點偵測的問題，作者陳旭賢 這樣論述：

本篇論文主要是針對現在半導體產業的需求所進行研究，尤其現在在半導體製程講求的是高產能、高良率、速度快，發展一套線上即時監控系統，來替代以往的非線上量測的方法實在有其必要性。 橢圓儀本身主要是利用光本身偏振態的特性，經由光波打到待測物質上，光的特性變會發生改變，經由量測光波在入射及出射後偏振狀態的改變，來求取材料的特性，如折射率、薄膜厚度等，然而相較於其他光學量測方法，由於橢圓儀本身是利用相位變化來求取厚度，其靈敏度校一般量測儀器來的高，亦是我們採用此統來當作我們蝕刻製程的量測工具的原因之一。 實驗上我們採用清華大學工程與系統科學系自制的

蝕刻機台，並且自行架設一套橢圓儀系統，主要目地是用來求取膜薄厚度，且當材料材質發生變化時，會造成材料特性改變，亦可用作於蝕刻終點偵測，在本篇論文的第五章部份，我們可以看到在靜態量測方面，我們已經做到了15A以內的誤差，然而在動態量測方面，亦可以馬上看出蝕刻時相位及振幅大小的變化曲線，並計算出薄膜厚度後且 與一般蝕刻完成後再去計算蝕刻厚度的方法作一比較。