栓鎖器正反器差異的問題，透過圖書和論文來找解法和答案更準確安心。 我們找到下列懶人包和總整理

九如鄉居家水電DIY之教材發展與學習的探究

為了解決栓鎖器正反器差異的問題，作者林志成 這樣論述：

　中文摘要學號：N10370008論文名稱：九如鄉居家水電DIY之教材發展與學習的探究總頁數：175學校名稱：國立屏東科技大學 所別：技術及職業教育研究所畢業時間及摘要別：104學年度第2學期碩士學位論文研究生：林志成 指導教授：鍾鳳嬌 博士論文摘要內容：　　本研究旨在探討九如鄉居家水電DIY之教材發展與學習的探究，並以九如鄉鄉民為研究對象，藉以了解居家水電DIY之教材的發展與可行性，以及學習學員對居家生活水電DIY之探究。本研究使用行動研究，以九如鄉鄉立圖書館舉辦居家水電課程之22位鄉民學員學習歷程之探究；經八週水電課程教學後，每一節課

程均實施滿意度問卷及開放性問題互動，以瞭解學員之學習滿意度。利用統計軟體進行分析方法，及質性訪談互動與教室場所觀察歷程記錄等。　　本研究獲得下列研究結果：1. 發展居家水電DIY之教材：本研究利用問卷調查九如鄉民最需要的居家水電DIY項目，作為本次教學的主要內容，分別選出電燈日光燈維修換裝、更換開關插座、更換淋浴蓮蓬頭、更換水龍頭及臉盆龍頭、簡易疏通水管、換裝馬桶水箱零件、更換無熔絲開關及認識區分電錶等八個主題項目。2. 九如鄉居民學習居家水電DIY的學習歷程：教學者以講解、示範、互動問答方式進行課程，並利用實務DIY操作模式進行居家水電課程。學員並不會因性別、學歷與職業而對學習操

作認知有所差異，因此，關於居家水電DIY的學習成效，只要有興趣有需求，無論男女學歷職業經歷的居民都可參加學習。3. 居家水電DIY教學策略：本研究所進行的九如鄉居民學習居家水電DIY課程共採用了講解、實務操作、Facebook(FB)及Line群組互動式策略、鼓勵支持等教學策略，讓參與學員學會居家水電DIY的課程。4. 運用現代科技增進教學效能：本研究將教學歷程剪輯後分享於YouTube影片，讓學員於家中瀏覽輔助影片，可增進學員的學習成效。另外，亦將DIY輔助教學影片放置於網路FB及Line群組上，透過FB群組及手機LINE群組互動教學策略，不但可讓學員在課堂上進行學習，在課外家庭

上也可做為DIY複習操作之用。5. 參與居家水電DIY學員的課程回饋意見：本研究於每週課程結束利用問卷調查學員對教學課程的回饋意見，分別針對教學與師資、關聯性問題、建議事項作參與課程的滿意度意見調查，結果發現大部分學員均表達對居家水電DIY課程非常滿意程度。　　另外，本研究九如鄉居家水電DIY之教材，由於學員學習滿意度極高的獲評，以及運用教材於日常生活中的成效顯著，大部分的學員以及未能上到此課程之民眾，都盼望能再開設進階班，顯見本研究教學課程對社會有所助益。關鍵詞：居家水電、DIY教材發展、教學策略

鰭狀、穿隧場效電晶體和異質通道三維積體超薄層元件於超低功耗靜態隨機存取記憶體和邏輯電路之設計與分析

為了解決栓鎖器正反器差異的問題，作者范銘隆 這樣論述：

本論文針對微縮鰭狀場效電晶體(FinFET)、穿隧場效電晶體(Tunnel FET)以及異質通道三維積體超薄層元件(Hetero-Channel UTB Device)在超低功耗應用提供完整的評估與分析。在此論文中，我們考慮元件-電路間相互影響(interaction)和共同最佳化(co-optimization)以呈現上述元件在元件/電路層面的潛力以及隱憂。藉由本研究，我們探討元件變異度以及低操作電壓對於邏輯電路(Logic Circuits)的漏電-延遲和靜態隨機存取記憶體(SRAM)的穩定度-效能的影響以提供未來低電壓操做電路設計藍圖。由於其優異的靜電完整性(electrostatic

integrity)和變異免疫能力(variability immunity)，我們透過解析解的方式分析次臨界(subthreshold)鰭狀場效電晶體靜態隨機存取記憶體的靜態雜訊邊界(static noise margin)。在檢視幾個藉由獨立閘極控制設計的6T鰭狀場效電晶體靜態隨機存取記憶體的穩定度後，我們發現這些記憶體單元擁有較佳的讀取靜態雜訊邊界的提升。然而，某些記憶體單元在寫入能力的惡化將限制次臨界操作的穩健程度(robustness)。和傳統調整元件尺寸的方式相比，讀取/寫入字元線電壓控制技術(READ/WRITE word-line voltage control techni

que)可較有效率地提升次臨界記憶體的穩定度。此外，我們提出以模型為基礎的架構同時考慮多種變異來源(variation source)且有效率的分析元件變異對於記憶體單元穩定度的影響。和功函數變異(Work-Function Variation)相比，我們發現鰭線邊緣粗糙(fin Line-Edge-Roughness)是造成次臨界電流擾動的主要原因。透過已建立的模型架構，我們檢視元件變異對於傳統6T以及新提出4T記憶體單元的影響。因為讀取干擾(READ disturb)的降低和趨近理想的VWRITE,0和VWRITE,1，4T記憶體單元分別擁有較佳的讀取和寫入靜態雜訊邊界。在相同記憶體單元面

積考量之下，4T單元因為有較少的電晶體數目可適度放寬元件尺寸以及提供較6T單元優異的讀取靜態隨機邊界變異。另一方面，由於其立體的元件結構以及在量子侷促(quantum confinement)效應的差異，鰭狀場效電晶體傳統(110)電流的導通方向可藉由電路佈局(layout)旋轉而提升記憶體單元的穩定度。和(100)晶向(surface orientation)相比，我們發現NFET在(110)晶向有較大鰭線邊緣粗糙造成臨界電壓(threshold voltage)的變異；而PFET則表現出相反的趨勢。因此，透過電晶體晶向的最佳化，(110,100,100)記憶體單元擁有最佳的讀取靜態雜訊邊界

並揭露6T鰭狀場效電晶體記憶體單元在次臨界應用的潛力。除了記憶體單元，我們亦考慮了元件變異對於小訊號差動(small-signal differential)和大訊號單端(large-signal single-ended)次臨界鰭狀場效電晶體記憶體單元感測方式(sensing scheme)的影響。在本論文中，選取記憶體單元(selected cell)的本質變異、在選取位元線上(selected bit-line)其他未選取記憶體單元(unselected cell)的漏電流(及其變異)以及感測放大器(sense amplifier)抵銷電壓(offset voltage)和轉變電壓(tr

ip voltage)的變異都將同時被考慮。對於小訊號差動感測方式而言，其次臨界感測邊界(sensing margin)被位元線變異嚴重地降低使得我們需要較長的時間去啟動感測放大器。對於大訊號感測方式，我們發現在感測邏輯0以及邏輯1訊號時有明顯的差異且較差的邏輯0感測邊界將會限制每位元線所能容許的記憶體單元數量以及感測效能。藉由模型輔助，我們發現由臨界電壓差異(threshold voltage mismatch)計算得到電流栓鎖感測放大器(Current-Latch Sense Amplifier)的抵銷電壓被低估且得到過於樂觀的預測。和傳統BULK金氧半場效電晶體(MOSFET)相比，鰭狀

場效電晶體提升了小訊號差動感測方式在次臨界靜態隨機存取記憶體應用的可行性。在低電壓操作時，隨機電報雜訊(Random Telegraph Noise)的重要性隨之增加也威脅到電路的功能性(functionality)。我們探討單一缺陷捕捉(trap)造成的隨機電報雜訊對於鰭狀場效電晶體元件、6T靜態隨機存取記憶體單元和邏輯電路的影響。我們研究指出當帶電的界面缺陷捕位於電晶體的底側以及源極(source)汲極(drain)中間時有最大的影響力。此外，等效氧化層厚度(equivalent oxide thickness)微縮以及高操作溫度可提升隨機電報雜訊的免疫能力。和具有較低元件變異以及內部導通

(volume conduction)特性的鰭狀場效電晶體相比，BULK金氧半場效電晶體較差的變異免疫力和表面導通特性造成較大的分布以及最差(worst-case) 隨機電報雜訊。在考量隨機電報雜訊的影響下，鰭狀場效電晶體反相器(inverter)、NAND閘和二對一多工器(multiplexer)在漏電流以及延遲在0.4伏特操作電壓時分別造成 ~24% - 27%和~ 13% - 15%額外的變異。透過能帶間穿隧效應(band-to-band tunneling)所產生的電流，穿隧場效電晶體(Tunnel FET)由於其克服熱電子(thermionic)限制的能力以及更為優異的切換特性被視為

在未來超低電壓操作應用極具競爭力的元件。我們廣泛地研究單一受體型態(acceptor-type)或施體型態(donor-type)介面缺陷捕捉造成的隨機電報雜訊對於穿隧場效電晶體元件、靜態隨機存取記憶體電路以及和功函數變異的相互影響。我們發現當受體型態缺陷捕捉位於穿隧接面(tunneling junction)時有較大的影響而對於施體型態缺陷捕捉而言，其具有顯著影響力的範圍更為廣泛。此外，像是可用以提升穿隧場效電晶體次臨界特性的元件參數(例如:薄等效氧化層厚度、薄鰭寬度(fin width)和較長的通道長度)被發現會惡化隨機電報雜訊。在考量功函數變異下，穿隧場效電晶體的導通電流以及漏電流的相依

程度較鰭狀場效電晶體低。取決於缺陷捕捉的型態以及金屬閘極晶粒的組成和晶向，功函數變異的存在可提升亦或者降低隨機電報雜訊的影響。此外，我們研究發現隨機電報雜訊分別對於標準8T靜態隨機存取記憶體的穩定度以及電流栓鎖感測放大器的抵銷電壓造成~16% 穩定度(在0.3伏特操作)以及80毫伏特抵消電壓(在0.5伏特操作)的影響。藉由單石三維整合(monolithic 3D integration)，我們廣泛地探討異質通道邏輯電路和6T/8T靜態隨機存取記憶體在低功耗應用面的優點。透過適當的三維電路佈局，我們可達成和使用兩種不同背閘極偏壓(backgate bias)二維電路相同的最小漏電流。和二維電路相

比，由於層間電性耦合的存在，單石三維反相器、Two-Way NAND閘、多工器、靜態栓鎖器(static latch)和資料正反器(D Flip-Flop)具有可觀的效能提升特別是以絕緣鍺(GeOI)元件為基石的邏輯電路在低電壓操作時。在幾種不同層電晶體閘極對準記憶體單元的佈局設計下，我們評估雙層6T/8T記憶體單元的穩定度/效能。我們發現堆疊NFET層在PFET層之上具有較大穩定度以及效能的設計空間。由於其優異效能和穩定度的提升，單石三維堆疊搭配異質通道電晶體是較佳的設計選項。本論文也涵蓋背閘極偏壓對於三五族超薄層異質接面穿隧場效電晶體(III-V UTB Heterojunction T

FET)汲極電流的影響以及單石三維穿隧場效電晶體靜態隨機存取記憶體單元的設計。和等質接面(homojunction)穿隧場效電晶體以及傳統電晶體相比，我們研究顯示異質接面穿隧場效電晶體具有極高的漏電流調變能力(IOFF modulation efficiency)以及背閘極偏壓的影響力隨著閘極電壓的提高急劇的降低。此外，我們亦發現源極端可容納的量子態(allowable state)隨著背閘極偏壓改變影響到p型異質接面穿隧場效電晶體的電流調變能力。取決於源極摻雜濃度以及閘極操作電壓，異質接面穿隧場效電晶體順偏偏壓下的汲極電流可異常地小於無背閘極偏壓的電流。由於層間電性偶合的差異，我們透過電路佈

局最佳化標準全穿隧場效電晶體(standard all-TFET)和我們新提出混合(hybrid) 8T靜態隨機存取記憶體單元在二維和三維整合設計時的比較。