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奈米管與奈米線多晶矽電晶體之研製與隨機電報雜訊分析

為了解決intel rapid storage 的問題，作者張佑臺 這樣論述：

本篇論文之中我們成功地研製多種新穎的奈米尺度電晶體，並著重於這些元件的電性分析，特別是隨機電報雜訊（random telegraph noise，RTN）。具有多晶矽通道的全包覆式閘極（gate-all-around，GAA）水平管狀電晶體是運用i-line微影所研製的其中之一種元件。我們藉由“側壁邊襯技術”、“一維濕式微縮技術”以及“二維濕式微縮”來縮減元件尺寸，以超越i-line步進曝光機的尺寸解析極限。為避免於存在於基板上的寄生電晶體對元件操作造成影響，製作時執行初始的基板離子佈植，實驗結果證實此舉相當有效。因為二氧化矽有較低的缺陷密度，所以具有二氧化矽芯（oxide-core）元件的

遲滯比氮化矽芯（nitride-core）元件來的小。由於二氧化矽芯元件的通道面積較氮化矽芯元件小，因此管狀電晶體的RTN研究是採用二氧化矽芯元件。基於我們的分析，導致RTN之缺陷是位於閘極氧化層中，而非於介電質芯中。我們也探究了GAA奈米線電晶體所產生的多階RTN。權重化之時滯圖（time-lag plots）被用於有效地抑制量測中的背景雜訊。為了解不同缺陷的相對載子捕捉/釋放頻率（trapping/de-trapping frequency），對多階RTN中任兩階之間的階轉移機率進行深入分析探索。此資料將對於驗證缺陷間的相對能量有幫助。為解決路過效應（passing effect）的問題，

我們推導出一組可用於決定電流遷移階層的判別式，可用於提升分析可信度。罕見的三階RTN亦於本研究中被偵測。藉由分析遷移階層的轉移機率，進行可能造成三階RTN緣由的討論和驗證。為能探究產生於高介電係數/金屬閘（high-κ/metal gate，HK/MG）之GAA奈米線電晶體的RTN特性，我們已開發出一種可用於探測缺陷的物理及能量位置的分析方法。由於缺陷所在處可能位於高介電係數材料或介面層（interfacial layer，IL）之中，針對不同的缺陷存在處，可以各別推導出獨立的參數萃取方程式。儘管如此，兩個萃取數據中僅有一個數值會是合理的，對此我們可以根據萃取的數據來判斷涉及RTN的陷阱是位於

HK或IL中。本論文最後研究雙閘極奈米線電晶體，針對因非自我對準製程而造成的非對稱次閘極(sub-gate)結構的影響進行探討。藉由順向與反向的汲至源極偏壓條件變換所進行的電性量測結果，可以協助了解非對稱結構對元件運作特性的影響。為能進一步深入了解及解釋此現象，我們利用半導體工藝模擬與元件模擬（Technology computer aided design，TCAD）進行分析，獲得於不同偏壓條件中的電場與通道電壓於元件之中的分佈。模擬與實驗觀測結果皆指出隨著次閘極偏壓的增加，此非對稱結構帶來的擾動將會減小。